VHDL VITAL™
Simulaatioopas

Johdanto

Tämä VHDL Vital Simulation Guide sisältää tietoja ModelSimin käyttämisestä Microsemi SoC -laitteiden mallien simulointiin. Katso online-ohjeesta lisätietoja SoC-ohjelmiston käytöstä.
Katso simulaattorisi mukana toimitetusta dokumentaatiosta tietoja simulaation suorittamisesta.

Dokumentoi oletukset
Tässä asiakirjassa oletetaan seuraavaa:

1. Olet asentanut Libero SoC -ohjelmiston. Tämä asiakirja koskee Libero SoC -ohjelmistoa 10.0 ja uudempia. Katso aiemmat ohjelmistoversiot kohdasta Vanha VHDL Vital Simulation Guide.
2. Olet asentanut VHDL VITAL -simulaattorisi.
3. Tunnet UNIX-työasemat ja käyttöjärjestelmät tai PC:t ja Windows-käyttöympäristöt.
4. Olet perehtynyt FPGA-arkkitehtuuriin ja FPGA-suunnitteluohjelmistoihin.

Asiakirjasopimukset
Tämä asiakirja käyttää seuraavia muuttujia:

• FPGA-perhekirjastot näytetään muodossa . Korvaa haluttu FPGA-perhemuuttuja laiteperheellä tarpeen mukaan. esimample: vcom -työ .vhd
• Käännetyt VHDL-kirjastot esitetään muodossa . Korvaava halutulle VHDL-perhemuuttujalle tarpeen mukaan. VHDL-kieli edellyttää, että kirjastojen nimet alkavat alfamerkillä.

Online-apu
Microsemi SoC -ohjelmiston mukana tulee online-ohje. Jokaiseen ohjelmistotyökaluun liittyvä online-ohje on saatavilla Ohje-valikosta.

Asennus

Tämä luku sisältää tietoja ModelSim-simulaattorin asettamisesta simuloimaan Microsemi SoC -malleja.
Tämä luku sisältää ohjelmistovaatimukset, vaiheet, jotka kuvaavat Microsemi SoC FPGA -kirjastojen kääntämistä, ja muita käyttämäsi simulointityökalun asennustietoja.

Ohjelmistovaatimukset
Tämän oppaan tiedot koskevat Microsemi Libero SoC Software v10.0:aa ja uudempaa ja IEEE1076-yhteensopivia VHDL-simulaattoreita.
Lisäksi tämä opas sisältää tietoja ModelSim-simulaattorien käytöstä.
Lisätietoja tämän julkaisun tukemista versioista saat Microsemin teknisestä tukijärjestelmästä web sivusto (http://www.actel.com/custsup/search.html) ja hae avainsanalla kolmas osapuoli.

ModelSim
Koska asennuspolku vaihtelee jokaisen käyttäjän ja jokaisen asennuksen mukaan, tämä asiakirja käyttää $ALSDIR-koodia osoittamaan ohjelmiston asennuspaikan. Jos olet Unix-käyttäjä, luo yksinkertaisesti ympäristömuuttuja nimeltä ALSDIR ja aseta sen arvo asennuspolulle. Jos olet Windows-käyttäjä, korvaa $ALSDIR asennuspolulla komentoissa.
Käytä seuraavaa menettelyä kirjastojen kokoamiseen ModelSim-simulaattoreita varten. Kirjoita UNIX-komennot UNIX-kehotteeseen. Kirjoita Windows-komennot ModelSim Transcript -ikkunan komentoriville.
Alla olevat komennot ovat Windowsille. Jotta komennot toimivat UNIXissa, käytä vinoviivoja taaksepäin vinoviivojen sijaan.

Tämä toimenpide kokoaa Microsemi VITAL -kirjaston hakemistoon $ALSDIR\lib\vtl\95\mti. Sinun on käännettävä FPGA-kirjastomallit, jotta VITAL-kirjastot toimivat oikein.
Huomautus: Jos $ALSDIR\lib\vtl\95-hakemistossa on jo MTI-hakemisto, käännettyjä kirjastoja saattaa olla olemassa, eikä sinun välttämättä tarvitse suorittaa seuraavia toimenpiteitä.

1. Luo kirjasto nimeltä mti hakemistoon $ALSDIR\lib\vtl\95.
2. Käynnistä ModelSim-simulaattori (vain Windows).
3. Vaihda hakemistoon $ALSDIR\lib\vtl\95\mti. Kirjoita seuraava komento kehotteeseen: cd $ALSDIR\lib\vtl\95\mti
4. Luo a perheen kirjasto. Kirjoita seuraava komento kehotteeseen: vlib
5. Yhdistä VITAL-kirjasto kohteeseen hakemistosta. Kirjoita seuraava komento kehotteeseen: vmap $ALSDIR\lib\vtl\95\mti\
6. Kokoa VITAL-kirjastosi.
   vcom -työ ../ .vhd
   esimample, kääntääksesi 40MX-kirjaston simulaattorillesi, kirjoita seuraava komento: vcom -work a40mx ../40mx.vhd
7. (Valinnainen) Kokoa siirtokirjasto. Suorita tämä vaihe vain, jos sinun on käytettävä siirtokirjastoa. Kirjoita seuraava komento kehotteeseen: vcom -work ../ _mig.vhd

Design Flow

Tässä luvussa kuvataan suunnittelukulkua mallien simuloimiseksi VHDL VITAL -yhteensopivalla simulointityökalulla.

VHDL VITAL Design Flow
VHDL VITAL -suunnitteluprosessissa on neljä päävaihetta:

1. Luo suunnittelu
2. Toteuta suunnittelu
3. Ohjelmointi
4. Järjestelmän vahvistus

Seuraavissa osioissa kerrotaan näistä vaiheista.

Luo suunnittelu
Suunnittelun luomisen/vahvistuksen aikana suunnittelu tallennetaan RTL-tason (käyttäytymiseen perustuvaan) VHDL-lähteeseen file.
Suunnittelun kaappaamisen jälkeen voit suorittaa VHDL:n käyttäytymissimuloinnin file varmistaaksesi, että VHDL-koodi on oikea. Koodi syntetisoidaan sitten porttitason (rakenteelliseksi) VHDL-verkkolistaksi. Synteesin jälkeen voit suorittaa valinnaisen esiasettelun rakennesimuloinnin suunnittelusta. Lopuksi luodaan EDIF-verkkolista käytettäväksi Libero SoC:ssa ja VHDL-rakenteellinen post-layout-verkkolista ajoitussimulaatiota varten VHDL VITAL -yhteensopivassa simulaattorissa.

VHDL-lähdemerkintä
Kirjoita VHDL-suunnittelulähde tekstieditorilla tai kontekstiherkällä HDL-editorilla. VHDL-suunnittelulähteesi voi sisältää RTL-tason rakenteita sekä rakenneosien ilmentymiä, kuten Libero SoC -ytimiä.

Käyttäytymisen simulointi
Suorita suunnitelmasi käyttäytymissimulaatio ennen synteesiä. Käyttäytymissimulaatio varmistaa VHDL-koodisi toimivuuden. Tyypillisesti käytät nollaviivettä ja tavallista VHDL-testipenkkiä simulaation ajamiseen. Katso simulointityökalusi mukana toimitetusta dokumentaatiosta tietoja toiminnallisen simulaation suorittamisesta.

Synteesi
Kun olet luonut käyttäytymiseen perustuvan VHDL-suunnittelulähteen, sinun on syntetisoitava se. Synteesi muuttaa käyttäytymis-VHDL:n file porttitason verkkolistaksi ja optimoi suunnittelun kohdeteknologiaa varten. Synteesityökalun mukana toimitettu dokumentaatio sisältää tietoja suunnittelusynteesin suorittamisesta.

EDIF Netlist Generation
Kun olet luonut, syntetisoinut ja vahvistanut suunnitelmasi, ohjelmisto luo EDIF-verkkolistan paikka-ja-reittiä varten Libero SoC:ssa.
Tätä EDIF-verkkolistaa käytetään myös rakenteellisen VHDL-verkkolistan luomiseen rakennesimulaatiossa käytettäväksi.

Rakenteellinen VHDL Netlist Generation
Libero SoC luo porttitason VHDL-verkkolistan EDIF-verkkolistastasi käytettäväksi synteesin jälkeisessä esiasettelun rakennesimulaatiossa.
The file on saatavilla hakemistosta /synthesis, jos haluat suorittaa simulaation manuaalisesti.
Rakennesimulaatio
Suorita rakennesimulaatio ennen sijoittamista ja reititystä. Rakennesimulaatio varmistaa synteesin jälkeisen rakenteellisen VHDL-verkkolistan toimivuuden. Käytettyjen Libero SoC VITAL -kirjastojen yksikköviiveitä käytetään. Katso simulointityökalusi mukana toimitetusta dokumentaatiosta tietoja rakennesimuloinnin suorittamisesta.

Toteuta suunnittelu
Suunnittelun toteutuksen aikana sijoitat ja reitität suunnittelun Libero SoC:lla. Lisäksi voit suorittaa ajoitusanalyysin. Paikan ja reitin jälkeen suorita jälkiasettelu (ajoitus) -simulaatio VHDL VITAL -yhteensopivalla simulaattorilla.
Ohjelmointi
Ohjelmoi laite Microsemi SoC:n tai tuetun kolmannen osapuolen ohjelmointijärjestelmän ohjelmointiohjelmistolla ja laitteistolla. Lisätietoja Microsemi SoC -laitteen ohjelmoinnista on ohjelmoijan online-ohjeessa.
Järjestelmän vahvistus
Voit suorittaa järjestelmän vahvistuksen ohjelmoidulle laitteelle käyttämällä Silicon Explorer -diagnostiikkatyökalua.
Lisätietoja Silicon Explorerin käytöstä on Silicon Explorerin pika-aloitusoppaassa.

Netlistien luominen

Tässä luvussa kuvataan menettelyt EDIF- ja rakenteellisten VHDL-verkkolistojen luomiseksi.
EDIF-verkkolistan luominen
Kun olet tallentanut kaavamaisen tai syntetisoinut suunnitelmasi, luo EDIF-verkkolista kaavakuvaus- tai synteesityökalustasi. Käytä EDIF-verkkolistaa paikan ja reitin määrittämiseen. Katso kaaviomaisen sieppaus- tai synteesityökalun mukana toimitetusta dokumentaatiosta tietoja EDIF-verkkolistan luomisesta.
Rakenteellisen VHDL-verkkolistan luominen
Rakenteellinen VHDL-verkkolista files luodaan automaattisesti osana Libero SoC -projektiasi.
Löydät VHDL-verkkoluettelosi files Libero-projektisi /synthesis-hakemistossa. esimample, jos projektihakemistosi nimi on project1, niin verkkolistasi files ovat hakemistossa /projekti1/synteesi.
Jotkut perheet mahdollistavat näiden viemisen files manuaalisesti käytettäväksi ulkoisissa työkaluissa. Jos laitteesi tukee tätä ominaisuutta, voit viedä netlistin files kohdasta Työkalut > Vie > Netlist.

Simulaatio ModelSimillä

Tässä luvussa kuvataan vaiheet käyttäytymis-, rakenne- ja ajoitussimulaatioiden suorittamiseksi ModelSim-simulaattorilla.
Esitetyt menettelyt koskevat PC:tä. Samat asennusmenettelyt toimivat samalla tavalla UNIXissa. Käytä vinoviivoja takaviivojen sijaan. PC:ssä kirjoita komennot MTI-ikkunaan. Jos käytät UNIXia, kirjoita komennot UNIX-ikkunaan.

Käyttäytymisen simulointi
Suorita suunnitelman käyttäytymissimulaatio seuraavalla tavalla. Katso dokumentaatio
mukana simulointityökalussa saadaksesi lisätietoja käyttäytymissimuloinnin suorittamisesta.

1. Käynnistä ModelSim-simulaattorisi. (vain PC)
2. Vaihda hakemisto projektihakemistoosi. Tämän hakemiston tulee sisältää VHDL-suunnittelusi files ja testipenkki. Tyyppi: cd
3. Kartta kirjastoon. Jos VHDL-lähteessäsi on ytimiä, kirjoita seuraava komento yhdistääksesi ne käännettyyn VITAL-kirjastoon: vmap $ALSDIR\lib\vtl\95\mti\
   Viittaaksesi perhekirjastoon VHDL-suunnittelussasi files, lisää seuraavat rivit VHDL-suunnitteluun files: kirjasto ; käyttää .components.all;
4. Luo "työhakemisto". Tyyppi: vlib work
5. Kartta "työ"-hakemistoon. Kirjoita seuraava komento: vmap work .\work
6. Suorita suunnitelmasi käyttäytymissimulaatio. Suorita käyttäytymissimulaatio VSystem- tai ModelSim-simulaattorillasi kokoamalla VHDL-suunnittelu ja testipenkki files ja suorita simulaatio. Hierarkkisia suunnitelmia varten kokoa alemman tason suunnittelulohkot ennen ylemmän tason suunnittelulohkoja.

Seuraavat komennot osoittavat, kuinka VHDL-suunnittelu ja testipenkki käännetään files:
vcom -93 .vhd
vcom -93 .vhd

Simuloi suunnittelua kirjoittamalla:
vsim
esimampseuraavat:
vsim test_adder_behave
Testipenkissä test_adder_behave-nimisen kokoonpanon määrittämä entiteetti-arkkitehtuuri-pari simuloidaan. Jos mallisi sisältää PLL-ytimen, käytä 1ps:n resoluutiota:
vsim -t ps
esimampseuraavat:
vsim -t ps test_adder_behave

Rakennesimulaatio
Suorita rakennesimulaatio seuraavalla tavalla.

1. Luo rakenteellinen VHDL-verkkolista. Jos käytät Synopsys Design Compileria, luo rakenteellinen VHDL-verkkolista tällä työkalulla.
   Jos käytät muita synteesityökaluja, luo porttitason VHDL EDIF-verkkoluettelostasi käyttämällä file luodaan automaattisesti projektissasi. Joidenkin suunnitteluperheiden avulla voit luoda files suoraan Työkalut > Vie > Netlist-valikosta.
   Huomautus: Luotu VHDL käyttää std_logicia kaikille porteille. Väyläportit ovat samassa bittijärjestyksessä kuin ne näkyvät EDIF-verkkoluettelossa.
2. Kartta VITAL-kirjastoon. Suorita seuraava komento yhdistääksesi käännetyn VITAL-kirjaston.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Kokoa rakenteellinen verkkolista. Kokoa VHDL-suunnittelu ja testipenkki files. Seuraavat komennot osoittavat, kuinka VHDL-suunnittelu ja testipenkki käännetään files:
   vcom -just e -93 .vhd
   vcom -vain -93 .vhd
   vcom .vhd
   Huomautus: Ensin sovellus kokoaa kokonaisuudet. Sitten se kokoaa arkkitehtuurit, kuten vaaditaan joidenkin työkalujen kirjoittamia VHDL-verkkolistoja varten.
4. Suorita rakennesimulaatio. Simuloi suunnitteluasi kirjoittamalla: vsim
   esimample: vsim test_adder_structure
   Entiteetti-arkkitehtuuri-pari, joka on määritetty testipenkissä test_adder_structure-nimisellä konfiguraatiolla, simuloidaan.
   Jos mallisi sisältää PLL-ytimen, käytä 1ps-resoluutiota: vsim -t ps
   esimample: vsim -t ps test_adder_structure

Ajoituksen simulointi
Suorita ajoitussimulaatio:

1. Jos et ole tehnyt niin, kirjoita suunnitelmasi taakse ja luo testipenkki.
2. Suorita ajoitussimulaatio käyttämällä V-System- tai ModelSim-simulaattoria kokoamalla VHDL-suunnittelu ja testipenkki files, jos niitä ei ole jo käännetty rakennesimulaatiota varten, ja suorita simulaatio. Seuraavat komennot osoittavat, kuinka VHDL-suunnittelu ja testipenkki käännetään files:
   vcom -just e -93 .vhd
   vcom -vain -93 .vhd
   vcom .vhd
   Huomautus: Edellisten vaiheiden suorittaminen kääntää ensin entiteetit ja sitten arkkitehtuurit, kuten joillakin työkaluilla kirjoitetuissa VHDL-verkkolistoissa vaaditaan.
3. Suorita taustahuomautussimulaatio käyttämällä SDF:n ajoitustietoja file. Tyyppi: vsim -sdf[max|typ|min] / = .sdf -c
   The vaihtoehto määrittää alueen (tai polun) ilmentymään suunnittelussa, josta takamerkintä alkaa. Voit käyttää sitä määrittämään tietyn FPGA-ilmentymän suuremmassa järjestelmäsuunnittelussa tai testipenkissä, jonka haluat palauttaa. esimample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Tässä example, entiteettilisäaine on instantoitu instanssiksi "uut" testipenkissä. Testipenkissä "test_adder_structural"-nimisellä konfiguraatiolla määritetty entiteetti-arkkitehtuuri-pari simuloidaan käyttämällä SDF:ssä määritettyjä enimmäisviiveitä. file.
   Jos mallisi sisältää PLL-ytimen, käytä 1ps-resoluutiota: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   esimample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Tuotetuki

Microsemi SoC Products Group tukee tuotteitaan erilaisilla tukipalveluilla, kuten asiakaspalvelulla, asiakkaan teknisellä tukikeskuksella jne websivusto, sähköposti ja maailmanlaajuiset myyntitoimistot.
Tämä liite sisältää tietoja yhteydenotosta Microsemi SoC Products Groupiin ja näiden tukipalvelujen käyttämiseen.

Asiakaspalvelu
Ota yhteyttä asiakaspalveluun saadaksesi ei-teknistä tuotetukea, kuten tuotteiden hinnoittelua, tuotepäivityksiä, päivitystietoja, tilauksen tilaa ja valtuutusta.
Pohjois-Amerikasta soita numeroon 800.262.1060 XNUMX XNUMX
Soita muualta maailmasta numeroon 650.318.4460 XNUMX XNUMX
Faksi, mistä päin maailmaa tahansa, 408.643.6913 XNUMX XNUMX

Asiakastukikeskus
Microsemi SoC Products Groupin asiakaspalvelukeskuksessa on erittäin ammattitaitoisia insinöörejä, jotka voivat auttaa vastaamaan Microsemi SoC -tuotteita koskeviin laitteisto-, ohjelmisto- ja suunnittelukysymyksiisi. Asiakastukikeskus käyttää paljon aikaa sovellusmuistiinpanojen, vastausten yleisiin suunnitteluvaiheen kysymyksiin, tunnettujen ongelmien dokumentointiin ja useisiin usein kysyttyihin kysymyksiin luomiseen. Joten ennen kuin otat meihin yhteyttä, käy online-resursseissamme. On hyvin todennäköistä, että olemme jo vastanneet kysymyksiisi.

Tekninen tuki
Vieraile asiakaspalvelussa websivusto (www.microsemi.com/soc/support/search/default.aspx) saadaksesi lisätietoja ja tukea. Monet vastaukset löytyvät haussa web resurssi sisältää kaavioita, piirroksia ja linkkejä muihin resursseihin websivusto.

Websivusto
Voit selata erilaisia ​​teknisiä ja ei-teknisiä tietoja SoC:n kotisivulla osoitteessa www.microsemi.com/soc.

Ota yhteyttä asiakaspalvelukeskukseen
Teknisessä tukikeskuksessa työskentelee korkeasti koulutettuja insinöörejä. Tekniseen tukikeskukseen voi ottaa yhteyttä sähköpostitse tai Microsemi SoC -tuoteryhmän kautta websivusto.
Sähköposti
Voit lähettää tekniset kysymyksesi sähköpostiosoitteeseemme ja saada vastaukset takaisin sähköpostitse, faksilla tai puhelimitse. Lisäksi, jos sinulla on suunnitteluongelmia, voit lähettää suunnittelusi sähköpostitse files saada apua.
Seuraamme sähköpostitiliä jatkuvasti koko päivän. Kun lähetät meille pyyntösi, muista liittää mukaan koko nimesi, yrityksesi nimi ja yhteystietosi pyyntösi tehokkaan käsittelyn varmistamiseksi.
Teknisen tuen sähköpostiosoite on soc_tech@microsemi.com.

Omat tapaukset
Microsemi SoC Products Groupin asiakkaat voivat lähettää ja seurata teknisiä tapauksia verkossa siirtymällä Omat kotelot -sivulle.
Yhdysvaltojen ulkopuolella
Asiakkaat, jotka tarvitsevat apua Yhdysvaltojen aikavyöhykkeiden ulkopuolella, voivat ottaa yhteyttä tekniseen tukeen sähköpostitse (soc_tech@microsemi.com) tai ota yhteyttä paikalliseen myyntitoimistoon. Myyntitoimistojen tiedot löytyvät osoitteesta www.microsemi.com/soc/company/contact/default.aspx.

ITAR:n tekninen tuki
Jos tarvitset teknistä tukea RH- ja RT FPGA:ille, joita säätelevät kansainväliset aseliikennesäännöt (ITAR), ota meihin yhteyttä soc_tech_itar@microsemi.com. Vaihtoehtoisesti voit valita Omat tapaukset -kohdan avattavasta ITAR-luettelosta Kyllä. Täydellinen luettelo ITAR-säädellyistä Microsemi FPGA:ista on ITAR-sivustolla web sivu.

Microsemin pääkonttori
One Enterprise, Aliso Viejo CA 92656 USA
USA:ssa: +1 949-380-6100
Myynti: +1 949-380-6136
Faksi: +1 XNUMX XNUMX XNUMX 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) tarjoaa kattavan valikoiman puolijohderatkaisuja seuraaviin tarkoituksiin: ilmailu, puolustus ja turvallisuus; yritys ja viestintä; sekä teollisuuden ja vaihtoehtoisten energian markkinoilla. Tuotteisiin kuuluvat korkean suorituskyvyn ja luotettavat analogiset ja RF-laitteet, integroidut signaali- ja RF-piirit, mukautettavat SoC:t, FPGA:t ja täydelliset alijärjestelmät. Microsemin pääkonttori sijaitsee Aliso Viejossa, Kaliforniassa. Lisätietoja on osoitteessa www.microsemi.com.

© 2012 Microsemi Corporation. Kaikki oikeudet pidätetään. Microsemi ja Microsemi-logo ovat Microsemi Corporationin tavaramerkkejä. Kaikki muut tavaramerkit ja palvelumerkit ovat omistajiensa omaisuutta.
5-57-9006-12/11.12

Asiakirjat / Resurssit

Microchip VHDL VITAL SoC Design Suite -versiot [pdfKäyttöopas Versiot 2024.2–12.0, VHDL VITAL SoC Design Suite -versiot, VHDL VITAL, SoC Design Suite -versiot, Suite-versiot, versiot

Viitteet

• Käyttöopas