VHDL VITAL™
Simuleringsveiledning

Introduksjon

Denne VHDL Vital Simulation Guide inneholder informasjon om bruk av ModelSim til å simulere design for Microsemi SoC-enheter. Se online-hjelpen for ytterligere informasjon om bruk av SoC-programvaren.
Se dokumentasjonen som følger med simulatoren din for informasjon om hvordan du utfører simulering.

Dokumentforutsetninger
Dette dokumentet forutsetter følgende:

1. Du har installert Libero SoC-programvaren. Dette dokumentet gjelder for Libero SoC-programvare v10.0 og nyere. For tidligere versjoner av programvaren, se Veiledning for viktig simulering av eldre VHDL.
2. Du har installert VHDL VITAL-simulatoren din.
3. Du er kjent med UNIX-arbeidsstasjoner og operativsystemer eller med PC-er og Windows-operativmiljøer.
4. Du er kjent med FPGA-arkitektur og FPGA-designprogramvare.

Dokumentkonvensjoner
Dette dokumentet bruker følgende variabler:

• FPGA-familiebiblioteker vises som . Erstatt den ønskede FPGA-familievariabelen med enhetsfamilien etter behov. For eksempelample: vcom -arbeid .vhd
• Kompilerte VHDL-biblioteker vises som Erstatning for den ønskede VHDL-familievariabelen etter behov. VHDL-språket krever at biblioteknavnene begynner med et bokstavtegn.

Online hjelp
Microsemi SoC-programvare kommer med online hjelp. Online hjelp spesifikk for hvert programvareverktøy er tilgjengelig fra Hjelp-menyen.

Oppsett

Dette kapittelet inneholder informasjon om hvordan du konfigurerer ModelSim-simulatoren for å simulere Microsemi SoC-design.
Dette kapittelet inneholder programvarekrav, trinn som beskriver hvordan du kompilerer Microsemi SoC FPGA-biblioteker og annen oppsettinformasjon for simuleringsverktøyet du bruker.

Programvarekrav
Informasjonen i denne veiledningen gjelder for Microsemi Libero SoC-programvaren v10.0 og nyere og IEEE1076-kompatible VHDL-simulatorer.
I tillegg inneholder denne veiledningen informasjon om bruk av ModelSim-simulatorer.
For spesifikk informasjon om hvilke versjoner denne utgivelsen støtter, gå til det tekniske støttesystemet på Microsemi. web nettstedet (http://www.actel.com/custsup/search.html) og søk etter nøkkelordet tredjepart.

ModelSim
Siden installasjonsstien varierer for hver bruker og hver installasjon, bruker dette dokumentet $ALSDIR for å angi plasseringen der programvaren er installert. Hvis du er en Unix-bruker, oppretter du ganske enkelt en miljøvariabel kalt ALSDIR og setter verdien til installasjonsstien. Hvis du er en Windows-bruker, erstatter du $ALSDIR med installasjonsstien i kommandoene.
Bruk følgende fremgangsmåte for å kompilere biblioteker for ModelSim-simulatorene. Skriv inn UNIX-kommandoer ved UNIX-ledeteksten. Skriv inn Windows-kommandoer på kommandolinjen i ModelSim-transkriptvinduet.
Kommandoene nedenfor er for Windows. For at kommandoene skal fungere for UNIX, bruk skråstreker i stedet for omvendte skråstreker.

Denne prosedyren kompilerer et Microsemi VITAL-bibliotek i katalogen $ALSDIR\lib\vtl\95\mti. Du må kompilere FPGA-bibliotekmodellene for at VITAL-bibliotekene skal fungere ordentlig.
Note: Hvis det allerede finnes en MTI-katalog i $ALSDIR\lib\vtl\95-katalogen, kan det hende at det finnes kompilerte biblioteker, og du trenger kanskje ikke å utføre følgende prosedyre.

1. Opprett et bibliotek kalt mti i katalogen $ALSDIR\lib\vtl\95.
2. Kall ModelSim-simulatoren (kun Windows).
3. Bytt til katalogen $ALSDIR\lib\vtl\95\mti. Skriv inn følgende kommando ved ledeteksten: cd $ALSDIR\lib\vtl\95\mti
4. Opprett en familiebiblioteket. Skriv inn følgende kommando ved ledeteksten: vlib
5. Tilordne VITAL-biblioteket til katalogen. Skriv inn følgende kommando ved ledeteksten: vmap $ALSDIR\lib\vtl\95\mti\
6. Kompiler VITAL-bibliotekene dine.
   vcom -arbeid ../ .vhd
   For eksampFor å kompilere 40MX-biblioteket for simulatoren din, skriv inn følgende kommando: vcom -work a40mx ../40mx.vhd
7. (Valgfritt) Kompiler migreringsbiblioteket. Utfør bare dette trinnet hvis du trenger å bruke migreringsbiblioteket. Skriv inn følgende kommando ved ledeteksten: vcom -work ../ _mig.vhd

Design Flow

Dette kapittelet beskriver designflyten for simulering av design med et VHDL VITAL-kompatibelt simuleringsverktøy.

VHDL VITAL Design Flow
VHDL VITAL-designflyten har fire hovedtrinn:

1. Lag design
2. Implementere design
3. Programmering
4. Systemverifisering

Følgende avsnitt beskriver disse trinnene.

Lag design
Under opprettelse/verifisering av design fanges et design opp i en VHDL-kilde på RTL-nivå (atferd). file.
Etter at du har registrert designet, kan du utføre en atferdssimulering av VHDL-en file for å bekrefte at VHDL-koden er riktig. Koden syntetiseres deretter til en gate-nivå (strukturell) VHDL nettliste. Etter syntese kan du utføre en valgfri pre-layout strukturell simulering av designet. Til slutt genereres en EDIF-nettliste for bruk i Libero SoC og en VHDL-strukturell post-layout-nettliste genereres for tidssimulering i en VHDL VITAL-kompatibel simulator.

VHDL-kildeoppføring
Skriv inn VHDL-designkilden ved hjelp av et tekstredigeringsprogram eller et kontekstsensitivt HDL-redigeringsprogram. VHDL-designkilden din kan inneholde konstruksjoner på RTL-nivå, så vel som instansiasjoner av strukturelle elementer, for eksempel Libero SoC-kjerner.

Atferdssimulering
Utfør en atferdssimulering av designet ditt før syntese. Atferdssimulering verifiserer funksjonaliteten til VHDL-koden din. Vanligvis bruker du null forsinkelser og en standard VHDL-testbenk for å kjøre simuleringen. Se dokumentasjonen som følger med simuleringsverktøyet ditt for informasjon om hvordan du utfører funksjonell simulering.

Syntese
Etter at du har laget din atferdsmessige VHDL-designkilde, må du syntetisere den. Syntese transformerer atferdsmessig VHDL file inn i en gate-nivå nettliste og optimaliserer designet for en målteknologi. Dokumentasjonen som følger med synteseverktøyet ditt inneholder informasjon om hvordan du utfører designsyntese.

EDIF Netlist Generasjon
Etter at du har opprettet, syntetisert og verifisert designet ditt, genererer programvaren en EDIF-nettliste for plassering og rute i Libero SoC.
Denne EDIF-nettlisten brukes også til å generere en strukturell VHDL-nettliste for bruk i struktursimulering.

Strukturell VHDL Netlist Generering
Libero SoC genererer en VHDL-nettliste på gate-nivå fra EDIF-nettlisten din for bruk i strukturell simulering etter syntese i prelayout.
De file er tilgjengelig i /synthesis-katalogen hvis du ønsker å utføre simulering manuelt.
Strukturell simulering
Utfør en struktursimulering før plassering og ruting. Struktursimulering verifiserer funksjonaliteten til din postsyntese-strukturelle VHDL-nettliste før layout. Enhetsforsinkelser inkludert i de kompilerte Libero SoC VITAL-bibliotekene brukes. Se dokumentasjonen som følger med simuleringsverktøyet ditt for informasjon om hvordan du utfører struktursimulering.

Implementere design
Under designimplementering plasserer og ruter du et design ved hjelp av Libero SoC. I tillegg kan du utføre tidsanalyse. Etter sted-og-rute, utfør simulering av postlayout (timing) med en VHDL VITAL-kompatibel simulator.
Programmering
Programmer en enhet med programmeringsprogramvare og -maskinvare fra Microsemi SoC eller et støttet tredjeparts programmeringssystem. Se programmererens nettbaserte hjelp for informasjon om programmering av en Microsemi SoC-enhet.
Systemverifisering
Du kan utføre systemverifisering på en programmert enhet ved hjelp av diagnoseverktøyet Silicon Explorer.
Se hurtigstartveiledningen for Silicon Explorer for informasjon om bruk av Silicon Explorer.

Generering av nettlister

Dette kapittelet beskriver prosedyrene for å generere EDIF og strukturelle VHDL-nettlister.
Generer en EDIF-nettliste
Etter å ha fanget skjemaet ditt eller syntetisert designet ditt, generer du en EDIF-nettliste fra verktøyet for skjemafangst eller syntese. Bruk EDIF-nettlisten for sted-og-rute. Se dokumentasjonen som følger med verktøyet for skjematisk fangst eller syntese for informasjon om generering av en EDIF-nettliste.
Generering av en strukturell VHDL-nettliste
Strukturell VHDL-nettliste files genereres automatisk som en del av Libero SoC-prosjektet ditt.
Du kan finne VHDL-nettlisten din files i /synthesis-katalogen til Libero-prosjektet ditt. For eksample, hvis prosjektkatalogen din heter project1, så nettlisten din fileer i /project1/synthesis.
Noen familier lar deg eksportere disse files manuelt for bruk i eksterne verktøy. Hvis enheten din støtter denne funksjonen, kan du eksportere nettliste files fra Verktøy > Eksporter > Nettliste.

Simulering med ModelSim

Dette kapittelet beskriver trinnene for å utføre atferds-, struktur- og tidssimulering ved hjelp av ModelSim-simulatoren.
Fremgangsmåtene som vises gjelder for PC. De samme oppsettprosedyrene fungerer på lignende måte for UNIX. Bruk skråstreker i stedet for omvendte skråstreker. For PC skriver du kommandoer i MTI-vinduet. For UNIX skriver du kommandoer i et UNIX-vindu.

Atferdssimulering
Bruk følgende prosedyre for å utføre en atferdssimulering av et design. Se dokumentasjonen
som følger med simuleringsverktøyet ditt for ytterligere informasjon om å utføre atferdssimulering.

1. Start ModelSim-simulatoren din. (Kun PC)
2. Endre katalogen til prosjektkatalogen din. Denne katalogen må inneholde VHDL-designet ditt. files og testbenk. Type: cd
3. Tilordne til biblioteket. Hvis noen kjerner er instansiert i VHDL-kilden din, skriver du følgende kommando for å tilordne dem til det kompilerte VITAL-biblioteket: vmap $ALSDIR\lib\vtl\95\mti\
   For å referere til familiebiblioteket i VHDL-designet ditt files, legg til følgende linjer til VHDL-designet ditt files: bibliotek ; bruk .komponenter.alle;
4. Opprett en «work»-katalog. Skriv inn: vlib work
5. Kartlegg til «work»-katalogen. Skriv inn følgende kommando: vmap work .\work
6. Utfør en atferdssimulering av designet ditt. For å utføre en atferdssimulering ved hjelp av VSystem- eller ModelSim-simulatoren, kompiler VHDL-designet ditt og testbenken. files og kjøre en simulering. For hierarkiske design, kompiler designblokkene på lavere nivå før designblokkene på høyere nivå.

Følgende kommandoer viser hvordan du kompilerer VHDL-design og testbenk files:
vcom -93 .vhd
vcom -93 .vhd

For å simulere designet, skriv inn:
vsim
For eksampde:
vsim test_adder_behave
Entitet-arkitektur-paret spesifisert av konfigurasjonen kalt test_adder_behave i testbenken vil bli simulert. Hvis designet ditt inneholder en PLL-kjerne, bruk en 1ps-oppløsning:
vsim -t ps
For eksampde:
vsim -t ps test_adder_behave

Strukturell simulering
Bruk følgende prosedyre for å utføre struktursimulering.

1. Generer en strukturell VHDL-nettliste. Hvis du bruker Synopsys Design Compiler, generer en strukturell VHDL-nettliste med dette verktøyet.
   Hvis du bruker andre synteseverktøy, generer en VHDL på gate-nivå fra EDIF-nettlisten din ved å bruke file genereres automatisk i prosjektet ditt. Noen designfamilier lar deg generere files direkte fra Verktøy > Eksporter > Nettliste-menyen.
   Note: Den genererte VHDL-en bruker std_logic for alle porter. Busportene vil være i samme bitrekkefølge som de vises i EDIF-nettlisten.
2. Tilordne til VITAL-biblioteket. Kjør følgende kommando for å tilordne det kompilerte VITAL-biblioteket.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Kompiler den strukturelle netlisten. Kompiler VHDL-designet og testbenken din. files. Følgende kommandoer viser hvordan du kompilerer VHDL-design og testbenk files:
   vcom -bare e -93 .vhd
   vcom - bare en -93 .vhd
   vcom .vhd
   Note: Først kompilerer applikasjonen enhetene. Deretter kompilerer den arkitekturene, slik det kreves for VHDL-nettlister skrevet av enkelte verktøy.
4. Kjør den strukturelle simuleringen. For å simulere designet ditt, skriv inn: vsim
   For eksample: vsim test_adder_struktur
   Enhet-arkitektur-paret som er spesifisert av konfigurasjonen kalt test_adder_structure i testbenken, vil bli simulert.
   Hvis designet ditt inneholder en PLL-kjerne, bruk en 1ps-oppløsning: vsim -t ps
   For eksample: vsim -t ps test_adder_struktur

Tidsimulering
For å utføre tidssimulering:

1. Hvis du ikke har gjort det, annoter designet ditt tilbake og opprett testbenken din.
2. For å utføre en tidssimulering med V-System- eller ModelSim-simulatoren din, kompiler VHDL-designet og testbenken din. files, hvis de ikke allerede er kompilert for en strukturell simulering, og kjøre en simulering. Følgende kommandoer viser hvordan du kompilerer VHDL-design og testbenk files:
   vcom -bare e -93 .vhd
   vcom - bare en -93 .vhd
   vcom .vhd
   Merk: Ved å utføre de foregående trinnene kompileres først enhetene og deretter arkitekturene, som kreves for VHDL-nettlister skrevet av noen verktøy.
3. Kjør simuleringen av tilbakeannotering ved hjelp av tidsinformasjonen i SDF-en file. Type: vsim -sdf[max|typ|min] / = .sdf -c
   De alternativet spesifiserer regionen (eller banen) til en forekomst i et design der tilbakekommentaren begynner. Du kan bruke den til å spesifisere en bestemt FPGA-forekomst i et større systemdesign eller testbenk som du ønsker å tilbakemerke. For eksample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   I denne eksample, enhetsadderen har blitt instansiert som instans "uut" i testbenken. Entitet-arkitektur-paret spesifisert av konfigurasjonen kalt "test_adder_structural" i testbenken vil bli simulert ved å bruke de maksimale forsinkelsene spesifisert i SDF file.
   Hvis designet ditt inneholder en PLL-kjerne, bruk en oppløsning på 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   For eksample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Produktstøtte

Microsemi SoC Products Group støtter produktene sine med ulike støttetjenester, inkludert kundeservice, kundestøttesenter, et webnettsted, elektronisk post og verdensomspennende salgskontorer.
Dette vedlegget inneholder informasjon om hvordan du kontakter Microsemi SoC Products Group og bruker disse støttetjenestene.

Kundeservice
Kontakt kundeservice for ikke-teknisk produktstøtte, for eksempel produktpriser, produktoppgraderinger, oppdateringsinformasjon, ordrestatus og autorisasjon.
Fra Nord-Amerika, ring 800.262.1060
Fra resten av verden, ring 650.318.4460
Faks, fra hvor som helst i verden, 408.643.6913

Kundesenter for teknisk støtte
Microsemi SoC Products Group har høyt kvalifiserte ingeniører i sitt kundesenter for teknisk støtte som kan hjelpe deg med å svare på spørsmål om maskinvare, programvare og design knyttet til Microsemi SoC-produkter. Kundesenteret for teknisk støtte bruker mye tid på å lage applikasjonsnotater, svar på vanlige spørsmål om designsyklusen, dokumentasjon av kjente problemer og diverse vanlige spørsmål. Så før du kontakter oss, kan du besøke våre nettressurser. Det er svært sannsynlig at vi allerede har besvart spørsmålene dine.

Teknisk støtte
Besøk kundestøtten webnettstedet (www.microsemi.com/soc/support/search/default.aspx) for mer informasjon og støtte. Mange svar tilgjengelig på den søkbare web ressursen inkluderer diagrammer, illustrasjoner og lenker til andre ressurser på webnettstedet.

Webnettstedet
Du kan bla gjennom en rekke teknisk og ikke-teknisk informasjon på SoC-hjemmesiden, på www.microsemi.com/soc.

Ta kontakt med kundestøttesenteret
Svært dyktige ingeniører bemanner det tekniske støttesenteret. Det tekniske støttesenteret kan kontaktes via e-post eller gjennom Microsemi SoC Products Group webnettstedet.
E-post
Du kan kommunisere dine tekniske spørsmål til vår e-postadresse og få svar tilbake via e-post, faks eller telefon. Dessuten, hvis du har designproblemer, kan du sende designet ditt på e-post files å motta hjelp.
Vi overvåker kontinuerlig e-postkontoen gjennom dagen. Når du sender forespørselen din til oss, må du huske å inkludere fullt navn, firmanavn og kontaktinformasjon for effektiv behandling av forespørselen.
E-postadressen til teknisk støtte er soc_tech@microsemi.com.

Mine saker
Microsemi SoC Products Group-kunder kan sende inn og spore tekniske saker online ved å gå til Mine saker.
Utenfor USA
Kunder som trenger assistanse utenfor amerikanske tidssoner kan enten kontakte teknisk støtte via e-post (soc_tech@microsemi.com) eller kontakt et lokalt salgskontor. Salgskontoroppføringer finner du på www.microsemi.com/soc/company/contact/default.aspx.

ITAR teknisk støtte
For teknisk støtte på RH og RT FPGAer som er regulert av International Traffic in Arms Regulations (ITAR), kontakt oss via soc_tech_itar@microsemi.com. Alternativt, i Mine saker, velg Ja i rullegardinlisten ITAR. For en fullstendig liste over ITAR-regulerte Microsemi FPGA-er, besøk ITAR web side.

Microsemi Corporate Headquarters
One Enterprise, Aliso Viejo CA 92656 USA
Innenfor USA: +1 949-380-6100
Salg: +1 949-380-6136
Faks: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) tilbyr en omfattende portefølje av halvlederløsninger for: romfart, forsvar og sikkerhet; bedrift og kommunikasjon; og industrielle og alternative energimarkeder. Produktene inkluderer høyytelses, høypålitelige analoge og RF-enheter, blandede signal- og RF-integrerte kretser, tilpassbare SoC-er, FPGA-er og komplette undersystemer. Microsemi har hovedkontor i Aliso Viejo, California. Lær mer på www.microsemi.com.

© 2012 Microsemi Corporation. Alle rettigheter forbeholdt. Microsemi og Microsemi-logoen er varemerker for Microsemi Corporation. Alle andre varemerker og tjenestemerker tilhører sine respektive eiere.
5-57-9006-12/11.12

Dokumenter / Ressurser

Microchip VHDL VITAL SoC Design Suite-versjoner [pdfBrukerhåndbok Versjoner 2024.2 til 12.0, VHDL VITAL SoC Design Suite-versjoner, VHDL VITAL, SoC Design Suite-versjoner, Suite-versjoner, versjoner

Referanser

• Brukerhåndbok