VHDL VITAL™
Gid simulation

Entwodiksyon

Gid Simulation Vital VHDL sa a gen enfòmasyon sou itilizasyon ModelSim pou simulation desen pou aparèy Microsemi SoC. Gade èd sou entènèt la pou plis enfòmasyon sou itilizasyon lojisyèl SoC la.
Ale nan dokiman ki enkli ak similatè ou a pou enfòmasyon sou fè simulation.

Dokiman Sipozisyon
Dokiman sa a sipoze sa ki annapre yo:

1. Ou te enstale lojisyèl Libero SoC la. Dokiman sa a se pou lojisyèl Libero SoC v10.0 ak pi wo a. Pou vèsyon anvan yo nan lojisyèl, gade nan Legacy VHDL Vital Simulation Gid.
2. Ou te enstale similatè VHDL VITAL ou a.
3. Ou abitye ak estasyon travay UNIX ak sistèm opere oswa ak PC ak anviwònman opere Windows.
4. Ou abitye ak achitekti FPGA ak lojisyèl konsepsyon FPGA.

Konvansyon dokiman yo
Dokiman sa a sèvi ak varyab sa yo:

• Bibliyotèk fanmi FPGA yo montre kòm . Ranplase varyab fanmi FPGA vle a ak fanmi aparèy la jan sa nesesè. Pou egzanpample: vcom -work .vhd
• Konpile bibliyotèk VHDL yo montre kòm . Ranplase pou varyab fanmi VHDL vle a jan sa nesesè. Lang VHDL mande pou non bibliyotèk yo kòmanse ak yon karaktè alfa.

Èd sou entènèt
Lojisyèl Microsemi SoC vini ak èd sou entènèt. Èd sou entènèt espesifik pou chak zouti lojisyèl disponib nan meni Èd la.

Enstalasyon

Chapit sa a gen enfòmasyon sou konfigirasyon similatè ModelSim pou simulation desen Microsemi SoC.
Chapit sa a gen ladan kondisyon lojisyèl, etap ki dekri kijan pou konpile bibliyotèk Microsemi SoC FPGA, ak lòt enfòmasyon konfigirasyon pou zouti simulation ou itilize a.

Kondisyon lojisyèl
Enfòmasyon ki nan gid sa a aplike a Microsemi Libero SoC Software v10.0 ak pi wo a ak IEEE1076-konfòme similatè VHDL.
Anplis de sa, gid sa a gen enfòmasyon sou itilizasyon simulateur ModelSim.
Pou enfòmasyon espesifik sou ki vèsyon lage sa a sipòte, ale nan sistèm sipò teknik sou Microsemi la web sit (http://www.actel.com/custsup/search.html) ak rechèch mo kle twazyèm pati a.

ModelSim
Piske chemen enstalasyon an varye pou chak itilizatè ak chak enstalasyon, dokiman sa a itilize $ALSDIR pou endike kote lojisyèl an enstale. Si ou se yon itilizatè Unix, tou senpleman kreye yon varyab anviwònman ki rele ALSDIR epi mete valè li sou chemen enstalasyon an. Si ou se yon itilizatè Windows, ranplase $ALSDIR ak chemen enstalasyon an nan kòmandman yo.
Sèvi ak pwosedi sa a pou konpile bibliyotèk pou simulateur ModelSim yo. Tape kòmandman UNIX nan èd memwa UNIX la. Tape Windows kòmandman sou liy kòmand nan fenèt ModelSim Transcript la.
Kòmandman ki anba yo se pou Windows. Pou fè kòmandman yo travay pou UNIX, sèvi ak oblik pou pi devan olye pou yo koupe anile.

Pwosedi sa a konpile yon bibliyotèk Microsemi VITAL nan anyè $ALSDIR\lib\vtl\95\mti. Ou dwe konpile modèl bibliyotèk FPGA yo pou bibliyotèk VITAL yo fonksyone byen.
Nòt: Si gen deja yon anyè MTI nan anyè $ALSDIR\lib\vtl\95, bibliyotèk konpile ka prezan, epi ou ka pa bezwen fè pwosedi sa a.

1. Kreye yon bibliyotèk ki rele mti nan anyè $ALSDIR\lib\vtl\95.
2. Envoke similatè ModelSim (Windows sèlman).
3. Chanje nan anyè $ALSDIR\lib\vtl\95\mti. Antre kòmandman sa a nan èd memwa a: cd $ALSDIR\lib\vtl\95\mti
4. Kreye yon bibliyotèk fanmi. Antre kòmandman sa a nan èd memwa a: vlib
5. Map bibliyotèk VITAL la anyè. Antre kòmandman sa a nan èd memwa a: vmap $ALSDIR\lib\vtl\95\mti\
6. Konpile bibliyotèk VITAL ou yo.
   vcom -travay ../ .vhd
   Pou egzanpample, pou konpile bibliyotèk la 40MX pou similatè ou a, tape lòd sa a: vcom -work a40mx ../40mx.vhd
7. (Si ou vle) Konpile bibliyotèk migrasyon an. Sèlman fè etap sa a si ou bezwen sèvi ak bibliyotèk migrasyon an. Tape lòd sa a nan èd memwa a: vcom -work ../ _mig.vhd

Design Flow

Chapit sa a dekri koule nan konsepsyon pou simulation desen ak yon zouti simulation VHDL VITAL-konfòme.

VHDL VITAL Design Flow
Koule konsepsyon VHDL VITAL la gen kat etap prensipal:

1. Kreye Design
2. Aplike Design
3. Pwogramasyon
4. Verifikasyon sistèm

Seksyon sa yo detaye etap sa yo.

Kreye Design
Pandan kreyasyon/verifikasyon konsepsyon, yo pran yon konsepsyon nan yon sous VHDL nan nivo RTL (konpòtman). file.
Apre ou fin kaptire konsepsyon an, ou ka fè yon simulation konpòtman nan VHDL la file pou verifye si kòd VHDL a kòrèk. Lè sa a, kòd la sentèz nan yon pòtay-nivo (estrikti) netlist VHDL. Apre sentèz, ou ka fè yon simulation estriktirèl pre-layout opsyonèl nan konsepsyon an. Finalman, yo pwodwi yon netlist EDIF pou itilize nan Libero SoC epi yo pwodwi yon netlist estriktirèl apre-layout VHDL pou simulation distribisyon nan yon similatè VHDL VITAL-konfòme.

VHDL Sous Antre
Antre sous konsepsyon VHDL ou a lè l sèvi avèk yon editè tèks oswa yon editè HDL ki sansib pou kontèks. Sous konsepsyon VHDL ou a ka genyen konstriksyon nivo RTL, osi byen ke enstantasyon eleman estriktirèl, tankou nwayo Libero SoC.

Simulation Konpòtman
Fè yon simulation konpòtman nan konsepsyon ou anvan sentèz. Simulation konpòtman verifye fonksyonalite kòd VHDL ou a. Tipikman, ou itilize zewo reta ak yon estanda tès VHDL ban pou kondwi simulation. Ale nan dokiman ki enkli ak zouti simulation ou a pou enfòmasyon sou fè simulation fonksyonèl.

Sentèz
Apre ou fin kreye sous konsepsyon VHDL konpòtman ou, ou dwe fè sentèz li. Sentèz transfòme VHDL konpòtman an file nan yon netlist nivo pòtay ak optimize konsepsyon an pou yon teknoloji sib. Dokiman ki enkli ak zouti sentèz ou a gen enfòmasyon sou fè sentèz konsepsyon.

EDIF Netlist Jenerasyon
Apre ou fin kreye, sentèz, ak verifye konsepsyon ou a, lojisyèl jenere yon netlist EDIF pou plas ak wout nan Libero SoC.
Netlist EDIF sa a tou itilize pou jenere yon netlist VHDL estriktirèl pou itilize nan simulation estriktirèl.

Estriktirèl VHDL Netlist jenerasyon
Libero SoC jenere yon netlist VHDL nan nivo pòtay soti nan netlist EDIF ou a pou itilize nan simulation estriktirèl apre sentèz prelayout.
La file ki disponib nan /synthesis anyè si ou vle fè simulation manyèlman.
Simulation estriktirèl
Fè yon simulation estriktirèl anvan mete-ak-routage. Simulation estriktirèl verifye fonksyonalite apre-sentèz pre-layout estriktirèl netlist VHDL ou a. Yo itilize delè inite ki enkli nan bibliyotèk Libero SoC VITAL konpile yo. Ale nan dokiman ki enkli ak zouti simulation ou a pou enfòmasyon sou fè simulation estriktirèl.

Aplike Design
Pandan aplikasyon konsepsyon, ou mete-ak-route yon konsepsyon lè l sèvi avèk Libero SoC. Anplis de sa, ou ka fè analiz tan. Apre plas ak wout, fè simulation pòs layout (distribisyon) ak yon similatè VHDL VITAL-konfòme.
Pwogramasyon
Pwograme yon aparèy ak lojisyèl pwogramasyon ak pyès ki nan konpitè soti nan Microsemi SoC oswa yon sistèm pwogramasyon twazyèm pati sipòte. Ale nan èd sou entènèt pwogramè a pou enfòmasyon sou pwogramasyon yon aparèy Microsemi SoC.
Verifikasyon sistèm
Ou ka fè verifikasyon sistèm lan sou yon aparèy pwograme lè l sèvi avèk zouti dyagnostik Silicon Explorer.
Gade nan Silicon Explorer Quick Start la pou jwenn enfòmasyon sou itilizasyon Silicon Explorer.

Jenere Netlists

Chapit sa a dekri pwosedi pou jenere netlists EDIF ak VHDL estriktirèl.
Jenere yon Netlist EDIF
Apre w fin kaptire chema w la oswa fè sentèz konsepsyon w la, jenere yon netlist EDIF apati zouti kaptire chema w la oswa zouti sentèz ou a. Sèvi ak netlist EDIF pou plas ak wout. Ale nan dokiman ki enkli ak zouti kaptire oswa sentèz chematik ou a pou enfòmasyon sou jenere yon netlist EDIF.
Jenere yon Netlist VHDL estriktirèl
Netlist VHDL estriktirèl files yo pwodwi otomatikman kòm yon pati nan pwojè Libero SoC ou a.
Ou ka jwenn netlist VHDL ou a files nan anyè /synthesis pwojè Libero ou a. Pou egzanpample, si anyè pwojè ou a rele project1, Lè sa a, netlist ou a fileyo nan /project1/synthesis.
Gen kèk fanmi ki pèmèt ou ekspòte sa yo files manyèlman pou itilize nan zouti ekstèn. Si aparèy ou an sipòte karakteristik sa a ou ka ekspòte netlist files soti nan Zouti > Ekspòtasyon > Netlist.

Simulation ak ModelSim

Chapit sa a dekri etap pou fè simulation konpòtman, estriktirèl ak distribisyon lè l sèvi avèk similatè ModelSim la.
Pwosedi yo montre yo se pou PC. Menm pwosedi konfigirasyon yo travay menm jan an pou UNIX. Sèvi ak kout oblik pi devan nan plas oblik dèyè. Pou PC, tape kòmandman nan fenèt MTI a. Pou UNIX, tape kòmandman nan yon fenèt UNIX.

Simulation Konpòtman
Sèvi ak pwosedi sa a pou fè yon simulation konpòtman nan yon konsepsyon. Gade nan dokiman an
enkli ak zouti simulation ou a pou plis enfòmasyon sou fè simulation konpòtman.

1. Envoke similatè ModelSim ou a. (PC sèlman)
2. Chanje anyè nan anyè pwojè w la. Anyè sa a dwe gen ladan konsepsyon VHDL ou a files ak testbench. Kalite: CD
3. Kat jeyografik nan bibliyotèk la. Si gen nenpòt nwayo enstansye nan sous VHDL ou a, tape kòmandman sa a pou kat yo nan bibliyotèk la VITAL konpile: vmap $ALSDIR\lib\vtl\95\mti\
   Pou referans bibliyotèk fanmi an nan konsepsyon VHDL ou a files, ajoute liy sa yo nan konsepsyon VHDL ou a files: bibliyotèk ; itilize .konpozan.tout;
4. Kreye yon anyè "travay". Kalite: travay vlib
5. Map nan anyè "travay". Tape lòd sa a: vmap work .\work
6. Fè yon simulation konpòtman nan konsepsyon ou. Pou fè yon simulation konpòtman lè l sèvi avèk VSystem ou oswa simulateur ModelSim, konpile konsepsyon VHDL ou ak tèsbanch ou. files epi kouri yon simulation. Pou konsepsyon yerarchize, konpile blòk konsepsyon nivo ki pi ba yo anvan blòk konsepsyon nivo ki pi wo yo.

Kòmandman sa yo montre kouman yo konpile konsepsyon VHDL ak tèsbanch files:
vcom -93 .vhd
vcom -93 .vhd

Pou simulation konsepsyon an, tape:
vsim
Pou egzanpample:
vsim test_adder_behave
Pè antite-achitekti ki espesifye nan konfigirasyon ki rele test_adder_behave nan testbench la pral simulation. Si konsepsyon ou a gen yon nwayo PLL, sèvi ak yon rezolisyon 1ps:
vsim -t ps
Pou egzanpample:
vsim -t ps test_adder_behave

Simulation estriktirèl
Sèvi ak pwosedi sa a pou fè simulation estriktirèl.

1. Jenere yon netlist VHDL estriktirèl. Si w ap itilize Synopsys Design Compiler, jenere yon netlist VHDL estriktirèl lè l sèvi avèk zouti sa a.
   Si w ap itilize lòt zouti sentèz, jenere yon VHDL nan nivo pòtay nan netlist EDIF ou a lè w itilize file pwodwi otomatikman nan pwojè ou a. Gen kèk fanmi konsepsyon pèmèt ou jenere la files dirèkteman nan Zouti > Ekspòtasyon > Netlist meni.
   Nòt: VHDL pwodwi a itilize std_logic pou tout pò yo. Pò bis yo pral nan menm lòd ti jan yo parèt nan netlist EDIF la.
2. Map nan bibliyotèk la VITAL. Kouri kòmandman sa a pou kat bibliyotèk VITAL konpile a.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Konpile netlist estriktirèl la. Konpile konsepsyon VHDL ou ak banc tès files. Kòmandman sa yo montre kouman yo konpile konsepsyon VHDL ak tèsbanch files:
   vcom -jis e -93 .vhd
   vcom -jis yon -93 .vhd
   vcom .vhd
   Nòt: Premyèman, aplikasyon an konpile antite yo. Lè sa a, li konpile achitekti yo, jan sa nesesè pou VHDL netlists ekri pa kèk zouti.
4. Kouri simulation estriktirèl la. Pou simule konsepsyon ou, tape: vsim
   Pou egzanpample: vsim test_adder_structure
   Pè antite-achitekti ki espesifye nan konfigirasyon an ki rele test_adder_structure nan testbench la pral simulation.
   Si konsepsyon ou a gen yon nwayo PLL, sèvi ak yon rezolisyon 1ps: vsim -t ps
   Pou egzanpample: vsim -t ps test_adder_structure

Simulation distribisyon
Pou fè simulation distribisyon:

1. Si ou pa te fè sa, tounen-anote konsepsyon ou a epi kreye banc tès ou a.
2. Pou fè yon simulation distribisyon lè l sèvi avèk V-System oswa similatè ModelSim ou, konpile konsepsyon VHDL ou ak banc tès ou. files, si yo pa te deja konpile pou yon simulation estriktirèl, epi kouri yon simulation. Kòmandman sa yo montre kouman yo konpile konsepsyon VHDL ak tèsbanch files:
   vcom -jis e -93 .vhd
   vcom -jis yon -93 .vhd
   vcom .vhd
   Remak: Fè etap anvan yo konpile antite yo an premye epi answit achitekti yo, jan sa nesesè pou VHDL netlists ekri pa kèk zouti.
3. Kouri simulation tounen-anotasyon an lè l sèvi avèk enfòmasyon distribisyon an nan SDF la file. Kalite: vsim -sdf[max|typ|min] / = .sdf -c
   La opsyon espesifye rejyon an (oswa chemen) nan yon egzanp nan yon konsepsyon kote tounen annotation kòmanse. Ou ka sèvi ak li pou presize yon egzanp patikilye FPGA nan yon konsepsyon sistèm ki pi gwo oswa banc tès ke ou ta vle fè bak. Pou egzanpample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Nan ansyen sa aampLè sa a, ajoute antite a te enstansye kòm egzanp "uut" nan testbench la. Pè antite-achitekti ki espesifye nan konfigirasyon ki rele "test_adder_structural" nan testbench la pral simulation lè l sèvi avèk delè maksimòm ki espesifye nan SDF la. file.
   Si konsepsyon ou a gen yon nwayo PLL, sèvi ak yon rezolisyon 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Pou egzanpample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A - Sipò pou pwodwi

Microsemi SoC Products Group apiye pwodwi li yo ak divès kalite sèvis sipò, tankou Sèvis Kliyan, Sant Sipò Teknik Kliyan, yon websit, lapòs elektwonik, ak biwo lavant atravè lemond.
Anèks sa a gen enfòmasyon sou kontakte Microsemi SoC Products Group epi itilize sèvis sipò sa yo.

Sèvis Kliyan
Kontakte Sèvis Kliyan pou sipò pwodwi ki pa teknik, tankou pri pwodwi, amelyorasyon pwodwi, enfòmasyon aktyalizasyon, estati lòd, ak otorizasyon.
Soti nan Amerik di Nò, rele 800.262.1060
Soti nan rès mond lan, rele 650.318.4460
Fakse, nenpòt kote nan mond lan, 408.643.6913

Sant sipò teknik pou kliyan
Microsemi SoC Products Group bay Sant Sipò Teknik Kliyan li a ak enjenyè ki gen anpil ladrès ki ka ede reponn kesyon pyès ki nan konpitè, lojisyèl, ak konsepsyon ou sou pwodwi Microsemi SoC. Sant Sipò Teknik Kliyan an pase anpil tan pou kreye nòt aplikasyon, repons pou kesyon sik konsepsyon komen yo, dokimantasyon sou pwoblèm li te ye, ak plizyè FAQ. Se konsa, anvan ou kontakte nou, tanpri vizite resous sou entènèt nou yo. Li trè posib nou te deja reponn kesyon ou yo.

Sipò teknik
Vizite Sipò Kliyan an websit (www.microsemi.com/soc/support/search/default.aspx) pou plis enfòmasyon ak sipò. Anpil repons disponib sou rechèch la web resous gen ladan dyagram, ilistrasyon, ak lyen ki mennen nan lòt resous sou la websit.

Websit
Ou ka browse yon varyete enfòmasyon teknik ak enfòmasyon ki pa teknik sou paj lakay SoC, nan www.microsemi.com/soc.

Kontakte Sant Sipò Teknik Kliyan an
Enjenyè trè kalifye anplwaye Sant Sipò Teknik la. Ou ka kontakte Sant Sipò Teknik la pa imèl oswa atravè Microsemi SoC Products Group la websit.
Imèl
Ou ka kominike kesyon teknik ou yo nan adrès imel nou an epi resevwa repons pa imel, faks, oswa telefòn. Epitou, si ou gen pwoblèm konsepsyon, ou ka imèl konsepsyon ou files pou resevwa asistans.
Nou toujou ap kontwole kont imel la pandan tout jounen an. Lè w ap voye demann ou a ba nou, tanpri asire w ke w mete non konplè w, non konpayi w, ak enfòmasyon kontak w pou w ka byen trete demann ou an.
Adrès imel sipò teknik la se soc_tech@microsemi.com.

Ka mwen yo
Kliyan Microsemi SoC Products Group ka soumèt epi swiv ka teknik yo sou Entènèt lè yo ale nan Ka mwen yo.
Deyò peyi Etazini
Kliyan ki bezwen asistans deyò zòn lè Etazini yo ka swa kontakte sipò teknik pa imel (soc_tech@microsemi.com) oswa kontakte yon biwo lavant lokal. Ou ka jwenn lis biwo lavant yo nan www.microsemi.com/soc/company/contact/default.aspx.

Sipò teknik ITAR
Pou sipò teknik sou FPGA RH ak RT ki reglemante pa Règleman Trafik Entènasyonal nan Zam (ITAR), kontakte nou via soc_tech_itar@microsemi.com. Altènativman, nan Ka mwen yo, chwazi Wi nan lis deroulant ITAR la. Pou jwenn yon lis konplè Microsemi FPGA ki reglemante ITAR, vizite ITAR la web paj.

Katye Jeneral Microsemi Corporate
One Enterprise, Aliso Viejo CA 92656 USA
Nan peyi Etazini: +1 949-380-6100
Komèsyal: +1 949-380-6136
Faks: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) ofri yon dosye konplè nan solisyon semi-conducteurs pou: ayewospasyal, defans ak sekirite; antrepriz ak kominikasyon; ak mache enèji endistriyèl ak altènatif. Pwodwi yo gen ladan aparèy analòg ak RF wo-pèfòmans, segondè fyab, siyal melanje ak sikwi entegre RF, SoCs customizable, FPGA, ak subsystems konplè. Microsemi gen biwo santral li nan Aliso Viejo, Kalifòni. Aprann plis nan www.microsemi.com.

© 2012 Microsemi Corporation. Tout dwa rezève. Microsemi ak logo Microsemi a se mak komèsyal Microsemi Corporation. Tout lòt mak komèsyal ak mak sèvis yo se pwopriyete pwopriyetè respektif yo.
5-57-9006-12/11.12

Dokiman / Resous

Microchip VHDL VITAL SoC Design Suite vèsyon [pdfGid Itilizatè Vèsyon 2024.2 rive 12.0, VHDL VITAL SoC Design Suite Vèsyon, VHDL VITAL, SoC Design Suite Vèsyon, Vèsyon Suite, Vèsyon

Referans

• Manyèl itilizatè