VHDL VITAL™
Modeliavimo vadovas
Įvadas
Šiame VHDL „Vital“ modeliavimo vadove pateikiama informacija apie „ModelSim“ naudojimą „Microsemi SoC“ įrenginių projektams modeliuoti. Papildomos informacijos apie SoC programinės įrangos naudojimą rasite internetinėje žinyne.
Informacijos apie modeliavimo atlikimą ieškokite simuliatoriaus dokumentacijoje.
Dokumento prielaidos
Šiame dokumente daroma prielaida, kad:
- Įdiegėte „Libero SoC“ programinę įrangą. Šis dokumentas skirtas „Libero SoC“ programinei įrangai, 10.0 ar naujesnėms versijoms. Ankstesnes programinės įrangos versijas žr. Senojo VHDL gyvybiškai svarbaus modeliavimo vadovas.
- Įdiegėte savo VHDL VITAL simuliatorių.
- Esate susipažinęs su UNIX darbo stotimis ir operacinėmis sistemomis arba asmeniniais kompiuteriais ir „Windows“ operacinėmis aplinkomis.
- Esate susipažinęs su FPGA architektūra ir FPGA projektavimo programine įranga.
Dokumentų konvencijos
Šiame dokumente naudojami šie kintamieji:
- FPGA šeimos bibliotekos rodomos kaip Jei reikia, norimą FPGA šeimos kintamąjį pakeiskite įrenginio šeima. Pavyzdžiui,ampfailas: vcom -work .vhd
- Sukompiliuotos VHDL bibliotekos rodomos kaip Pakaitinis narys norimam VHDL šeimos kintamajam pagal poreikį. VHDL kalba reikalauja, kad bibliotekų pavadinimai prasidėtų raide.
Pagalba internete
„Microsemi SoC“ programinė įranga pateikiama su pagalba internetu. Kiekvienam programinės įrangos įrankiui skirta internetinė pagalba pasiekiama meniu Žinynas.
Sąranka
Šiame skyriuje pateikiama informacija apie „ModelSim“ simuliatoriaus nustatymą „Microsemi SoC“ projektams imituoti.
Šiame skyriuje pateikiami programinės įrangos reikalavimai, veiksmai, kuriuose aprašoma, kaip kompiliuoti „Microsemi SoC FPGA“ bibliotekas, ir kita informacija apie naudojamo modeliavimo įrankio nustatymą.
Programinės įrangos reikalavimai
Šiame vadove pateikta informacija taikoma „Microsemi Libero SoC“ programinės įrangos 10.0 ir naujesnėms versijoms bei su IEEE1076 suderinamiems VHDL simuliatoriams.
Be to, šiame vadove pateikiama informacija apie „ModelSim“ simuliatorių naudojimą.
Norėdami gauti konkrečios informacijos apie tai, kurias versijas palaiko šis leidimas, eikite į techninės pagalbos sistemą „Microsemi“ svetainėje. web svetainė (http://www.actel.com/custsup/search.html) ir ieškokite raktažodžio „trečioji šalis“.
ModelSim
Kadangi diegimo kelias kiekvienam vartotojui ir kiekvienam diegimui skiriasi, šiame dokumente naudojamas $ALSDIR, nurodantis vietą, kurioje įdiegta programinė įranga. Jei esate „Unix“ vartotojas, tiesiog sukurkite aplinkos kintamąjį pavadinimu ALSDIR ir nustatykite jo reikšmę diegimo keliui. Jei esate „Windows“ vartotojas, komandose $ALSDIR pakeiskite diegimo keliu.
Norėdami sukompiliuoti „ModelSim“ simuliatorių bibliotekas, atlikite šiuos veiksmus. UNIX komandų eilutėje įveskite UNIX komandas. „ModelSim Transcript“ lango komandų eilutėje įveskite „Windows“ komandas.
Žemiau pateiktos komandos skirtos „Windows“. Kad komandos veiktų UNIX sistemoje, vietoj atgalinių brūkšnelių naudokite į priekį nukreiptus brūkšnius.
Ši procedūra kompiliuoja „Microsemi VITAL“ biblioteką, esančią kataloge $ALSDIR\lib\vtl\95\mti. Kad VITAL bibliotekos tinkamai veiktų, turite sukompiliuoti FPGA bibliotekos modelius.
Pastaba: Jei kataloge $ALSDIR\lib\vtl\95 jau yra MTI katalogas, jame gali būti sukompiliuotų bibliotekų ir jums gali nereikėti atlikti šios procedūros.
- Sukurkite biblioteką pavadinimu „mti“ kataloge „$ALSDIR\lib\vtl\95“.
- Iškvieskite „ModelSim“ simuliatorių (tik „Windows“).
- Eikite į katalogą $ALSDIR\lib\vtl\95\mti. Įveskite šią komandą eilutėje: cd $ALSDIR\lib\vtl\95\mti
- Sukurti šeimos biblioteka. Įveskite šią komandą eilutėje: vlib
- Susieti VITAL biblioteką su katalogą. Įveskite šią komandą eilutėje: vmap $ALSDIR\lib\vtl\95\mti\
- Sudarykite savo VITAL bibliotekas.
vcom -darbas ../ .vhd
Pavyzdžiui,ampNorėdami sukompiliuoti 40MX biblioteką savo simuliatoriui, įveskite šią komandą: vcom -work a40mx ../40mx.vhd - (Nebūtina) Sukompiliuokite migracijos biblioteką. Šį veiksmą atlikite tik tuo atveju, jei jums reikia naudoti migracijos biblioteką. Įveskite šią komandą eilutėje: vcom -work ../ _mig.vhd
Dizaino srautas
Šiame skyriuje aprašomas projektavimo srautas modeliuojant dizainus su VHDL VITAL suderinamu modeliavimo įrankiu.
VHDL VITAL dizaino srautas
VHDL VITAL projektavimo eigą sudaro keturi pagrindiniai etapai:
- Sukurti dizainą
- Įgyvendinti dizainą
- Programavimas
- Sistemos patikrinimas
Tolesniuose skyriuose šie veiksmai išsamiai aprašyti.
Sukurti dizainą
Kuriant / tikrinant dizainą, dizainas užfiksuojamas RTL lygio (elgesio) VHDL šaltinyje file.
Užfiksavę projektą, galite atlikti VHDL elgsenos modeliavimą file kad patikrintumėte, ar VHDL kodas yra teisingas. Tada kodas susintetinamas į vartų lygio (struktūrinį) VHDL tinklo sąrašą. Po sintezės galite atlikti neprivalomą išankstinio išdėstymo konstrukcijos modeliavimą. Galiausiai, sugeneruojamas EDIF tinklų sąrašas, skirtas naudoti Libero SoC, o VHDL struktūrinis tinklo sąrašas po išdėstymo sugeneruojamas laiko modeliavimui su VHDL VITAL suderinamame treniruoklyje.
VHDL šaltinio įrašas
Įveskite savo VHDL dizaino šaltinį naudodami teksto rengyklę arba kontekstinį HDL redaktorių. Jūsų VHDL dizaino šaltinyje gali būti RTL lygio konstrukcijų, taip pat struktūrinių elementų, pvz., Libero SoC branduolių, egzempliorių.
Elgesio modeliavimas
Prieš sintezę atlikite savo projekto elgsenos modeliavimą. Elgsenos modeliavimas patikrina jūsų VHDL kodo funkcionalumą. Paprastai modeliavimui naudojate nulinį vėlinimą ir standartinį VHDL bandymų stendą. Informacijos apie funkcinio modeliavimo atlikimą ieškokite modeliavimo įrankio dokumentacijoje.
Sintezė
Sukūrę elgesio VHDL dizaino šaltinį, turite jį susintetinti. Sintezė transformuoja elgesio VHDL file į loginio lygio tinklo sąrašą ir optimizuoja tikslinės technologijos projektą. Prie sintezės įrankio pridėtoje dokumentacijoje yra informacijos apie projektavimo sintezės atlikimą.
EDIF tinklo sąrašo generavimas
Sukūrus, susintetinus ir patikrinus savo projektą, programinė įranga „Libero SoC“ sistemoje sugeneruoja EDIF tinklo sąrašą vietos ir maršruto nustatymui.
Šis EDIF tinklų sąrašas taip pat naudojamas struktūriniam VHDL tinklų sąrašui generuoti, kuris naudojamas struktūriniame modeliavime.
Struktūrinio VHDL tinklo sąrašo generavimas
„Libero SoC“ iš jūsų EDIF tinklų sąrašo generuoja vartų lygio VHDL tinklų sąrašą, skirtą naudoti struktūriniame modeliavime po sintezės ir prieš išdėstymą.
The file yra /synthesis kataloge, jei norite atlikti modeliavimą rankiniu būdu.
Struktūrinis modeliavimas
Prieš išdėstydami ir maršrutizuodami, atlikite struktūrinį modeliavimą. Struktūrinis modeliavimas patikrina jūsų po sintezės sukurto ir iš anksto išdėstyto struktūrinio VHDL tinklo sąrašo funkcionalumą. Naudojami sukompiliuotose „Libero SoC VITAL“ bibliotekose esantys vienetų vėlinimai. Informacijos apie struktūrinio modeliavimo atlikimą rasite modeliavimo įrankio dokumentacijoje.
Įgyvendinti dizainą
Diegdami dizainą išdėstote ir nukreipiate dizainą naudodami Libero SoC. Be to, galite atlikti laiko analizę. Nustačius vietą ir maršrutą, atlikite išdėstymo (laiko) modeliavimą naudodami VHDL VITAL suderinamą simuliatorių.
Programavimas
Programuokite įrenginį naudodami „Microsemi SoC“ arba palaikomos trečiosios šalies programavimo sistemos programavimo programinę įrangą ir aparatinę įrangą. Informacijos apie „Microsemi SoC“ įrenginio programavimą ieškokite programuotojo internetinėje žinyne.
Sistemos patikrinimas
Sistemos patikrinimą užprogramuotame įrenginyje galite atlikti naudodami diagnostikos įrankį „Silicon Explorer“.
Informacijos apie „Silicon Explorer“ naudojimą žr. „Silicon Explorer“ greitojo paleidimo vadove.
Tinklinių sąrašų generavimas
Šiame skyriuje aprašomos EDIF ir struktūrinių VHDL tinklų sąrašų generavimo procedūros.
EDIF tinklo sąrašo generavimas
Užfiksavę schemą arba sintezę savo dizainą, sugeneruokite EDIF tinklų sąrašą iš savo schemos fiksavimo arba sintezės įrankio. Naudokite EDIF tinklų sąrašą vietos ir maršruto nustatymui. Norėdami gauti informacijos apie EDIF tinklo sąrašo generavimą, žr. dokumentaciją, pateiktą kartu su scheminio fiksavimo arba sintezės įrankiu.
Struktūrinio VHDL tinklo sąrašo generavimas
Struktūrinis VHDL tinklo sąrašas fileyra generuojami automatiškai kaip jūsų „Libero SoC“ projekto dalis.
Savo VHDL tinklo sąrašą galite rasti files jūsų Libero projekto / synthesis kataloge. Pavyzdžiui,ample, jei jūsų projekto katalogas pavadintas project1, tada jūsų tinklo sąrašas fileyra /project1/synthesis faile.
Kai kurios šeimos leidžia eksportuoti šiuos duomenis files rankiniu būdu skirtas naudoti išoriniuose įrankiuose. Jei jūsų įrenginys palaiko šią funkciją, galite eksportuoti tinklo sąrašą files iš Tools > Export > Netlist.
Modeliavimas su ModelSim
Šiame skyriuje aprašomi elgesio, struktūros ir laiko modeliavimo veiksmai naudojant „ModelSim“ simuliatorių.
Pateiktos procedūros skirtos asmeniniam kompiuteriui. Tos pačios sąrankos procedūros panašiai veikia ir UNIX sistemoje. Vietoj atgalinių brūkšnelių naudokite į priekį nukreiptus brūkšnius. Kompiuteryje įveskite komandas į MTI langą. UNIX sistemoje įveskite komandas į UNIX langą.
Elgesio modeliavimas
Norėdami atlikti projekto elgsenos modeliavimą, atlikite šią procedūrą. Žr. dokumentaciją.
pridėtą prie modeliavimo įrankio, kur rasite papildomos informacijos apie elgsenos modeliavimo atlikimą.
- Paleiskite „ModelSim“ simuliatorių. (Tik kompiuteriui)
- Pereikite į savo projekto katalogą. Šiame kataloge turi būti jūsų VHDL projektas. files ir bandymų stendas. Tipas: cd
- Susiekite su biblioteka. Jei jūsų VHDL šaltinyje yra sukurti branduoliai, įveskite šią komandą, kad juos susietumėte su kompiliuota VITAL biblioteka: vmap $ALSDIR\lib\vtl\95\mti\
Norėdami nurodyti šeimos biblioteką savo VHDL projekte files, pridėkite šias eilutes prie savo VHDL dizaino files: biblioteka ; naudoti .komponentai.visi; - Sukurkite „work“ katalogą. Įveskite: vlib work
- Susiekite su katalogu „work“. Įveskite šią komandą: vmap work .\work
- Atlikite savo projekto elgsenos modeliavimą. Norėdami atlikti elgsenos modeliavimą naudodami VSystem arba ModelSim simuliatorių, sukompiliuokite savo VHDL projektą ir testavimo stendą. files ir paleiskite modeliavimą. Hierarchiniams projektams sukompiliuokite žemesnio lygio projektavimo blokus prieš aukštesnio lygio dizaino blokus.
Šios komandos parodo, kaip sudaryti VHDL dizainą ir testavimo stendą files:
vcom -93 .vhd
vcom -93 .vhd
Norėdami imituoti dizainą, įveskite:
vsim
Pavyzdžiui,ampLe:
vsim test_adder_behave
Bus imituojama objekto ir architektūros pora, nurodyta konfigūracija, pavadinta test_adder_behave testavimo stende. Jei jūsų dizaine yra PLL šerdis, naudokite 1ps skiriamąją gebą:
vsim -t ps
Pavyzdžiui,ampLe:
vsim -t ps test_adder_behave
Struktūrinis modeliavimas
Norėdami atlikti konstrukcijos modeliavimą, naudokite šią procedūrą.
- Sukurkite struktūrinį VHDL tinklo sąrašą. Jei naudojate „Synopsys Design Compiler“, sugeneruokite struktūrinį VHDL tinklo sąrašą naudodami šį įrankį.
Jei naudojate kitus sintezės įrankius, sugeneruokite vartų lygio VHDL iš savo EDIF tinklo sąrašo naudodami file automatiškai sugeneruotas jūsų projekte. Kai kurios dizaino šeimos leidžia sukurti files tiesiai iš meniu Tools > Export > Netlist.
Pastaba: Sugeneruotame VHDL visiems prievadams naudojamas „std_logic“. Magistralės prievadai bus išdėstyti ta pačia bitų tvarka, kokia jie rodomi EDIF tinklo sąraše. - Susiekite su VITAL biblioteka. Paleiskite šią komandą, kad susietumėte su kompiliuota VITAL biblioteka.
vmap $ALSDIR\lib\vtl\95\mti\ - Sudarykite struktūrinį tinklo sąrašą. Sudarykite savo VHDL projektą ir bandymų stendą. files. Šios komandos parodo, kaip sudaryti VHDL dizainą ir testavimo stendą files:
vcom -just e-93 .vhd
vcom - tik -93 .vhd
vcom .vhd
Pastaba: Pirma, programa sukompiliuoja objektus. Tada ji sukompiliuoja architektūras, kaip reikalaujama kai kurių įrankių parašytais VHDL tinklo sąrašais. - Paleiskite konstrukcijos modeliavimą. Norėdami imituoti savo projektą, įveskite: vsim
Pavyzdžiui,ampfail: vsim test_adder_structure
Bus imituojama objekto ir architektūros pora, nurodyta testavimo aplinkoje esančioje konfigūracijoje pavadinimu test_adder_structure.
Jei jūsų projekte yra PLL šerdis, naudokite 1 ps skiriamąją gebą: vsim -t ps
Pavyzdžiui,ample: vsim -t ps test_adder_structure
Laiko modeliavimas
Norėdami atlikti laiko modeliavimą:
- Jei to nepadarėte, pažymėkite savo projektą atgaline data ir sukurkite bandymų stendą.
- Norėdami atlikti laiko modeliavimą naudodami V-System arba ModelSim simuliatorių, sukompiliuokite savo VHDL projektą ir bandymų stendą. files, jei jie dar nebuvo sudaryti struktūriniam modeliavimui, ir paleiskite modeliavimą. Šios komandos parodo, kaip sudaryti VHDL dizainą ir bandymų stendą files:
vcom -just e-93 .vhd
vcom - tik -93 .vhd
vcom .vhd
Pastaba: Atliekant ankstesnius veiksmus, pirmiausia sukompiliuojami objektai, o tada architektūros, kaip reikalaujama kai kurių įrankių įrašytiems VHDL tinklų sąrašams. - Paleiskite atgalinės anotacijos modeliavimą naudodami SDF laiko informaciją file. Tipas: vsim -sdf[maks.|tipas|min] / = .sdf -c
The parinktis nurodo regioną (arba kelią) iki dizaino egzemplioriaus, kuriame prasideda atgalinė anotacija. Galite naudoti jį norėdami nurodyti tam tikrą FPGA egzempliorių didesniame sistemos projekte arba bandymo stende, kurį norite pakomentuoti. Pavyzdžiui,amplt: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
Šiame buvample, objekto papildiklis buvo pavaizduotas kaip egzempliorius „uut“ testavimo stende. Objekto ir architektūros pora, nurodyta konfigūracija, pavadinta „test_adder_structural“ bandymų stende, bus imituojama naudojant maksimalius vėlavimus, nurodytus SDF. file.
Jei jūsų konstrukcijoje yra PLL šerdis, naudokite 1 ps skiriamąją gebą: vsim -t ps -sdf[max|typ|min] / = .sdf -c
Pavyzdžiui,amppvz.: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A – Produkto palaikymas
„Microsemi SoC Products Group“ teikia savo gaminius įvairiomis palaikymo paslaugomis, įskaitant klientų aptarnavimą, klientų techninės pagalbos centrą ir kt websvetainę, elektroninį paštą ir pasaulinius pardavimo biurus.
Šiame priede pateikiama informacija apie tai, kaip susisiekti su Microsemi SoC Products Group ir naudotis šiomis palaikymo paslaugomis.
Klientų aptarnavimas
Susisiekite su klientų aptarnavimo tarnyba dėl netechninio produkto palaikymo, pvz., produkto kainodaros, gaminio atnaujinimo, atnaujinimo informacijos, užsakymo būsenos ir įgaliojimo.
Iš Šiaurės Amerikos skambinkite numeriu 800.262.1060
Iš viso pasaulio skambinkite numeriu 650.318.4460
Faksas iš bet kurios pasaulio vietos 408.643.6913 XNUMX XNUMX
Klientų techninės pagalbos centras
„Microsemi SoC Products Group“ klientų techninės pagalbos centre dirba aukštos kvalifikacijos inžinieriai, kurie gali padėti atsakyti į jūsų klausimus apie „Microsemi SoC“ gaminius, susijusią su technine, programine ir programine įranga bei projektavimu. Klientų techninės pagalbos centras daug laiko skiria taikymo pastabų, atsakymų į dažniausiai užduodamus projektavimo ciklo klausimus, žinomų problemų dokumentacijos ir įvairių DUK rengimui. Taigi, prieš susisiekdami su mumis, apsilankykite mūsų internetiniuose šaltiniuose. Labai tikėtina, kad į jūsų klausimus jau atsakėme.
Techninė pagalba
Apsilankykite klientų aptarnavimo skyriuje websvetainė (www.microsemi.com/soc/support/search/default.aspx), jei norite gauti daugiau informacijos ir pagalbos. Daug atsakymų galima rasti paieškos sistemoje web ištekliai apima diagramas, iliustracijas ir nuorodas į kitus išteklius websvetainę.
Websvetainę
Galite naršyti įvairią techninę ir netechninę informaciją SoC pagrindiniame puslapyje adresu www.microsemi.com/soc.
Susisiekite su klientų techninės pagalbos centru
Techninio aptarnavimo centre dirba aukštos kvalifikacijos inžinieriai. Su techninės pagalbos centru galima susisiekti el. paštu arba per Microsemi SoC produktų grupę websvetainę.
El. paštas
Savo techninius klausimus galite pateikti mūsų el. pašto adresu ir gauti atsakymus el. paštu, faksu arba telefonu. Be to, jei turite dizaino problemų, savo dizainą galite siųsti el files gauti pagalbą.
Pašto paskyrą nuolat stebime visą dieną. Siųsdami mums užklausą, būtinai nurodykite savo vardą, pavardę, įmonės pavadinimą ir kontaktinę informaciją, kad užklausa būtų tinkamai apdorota.
Techninės pagalbos el. pašto adresas yra soc_tech@microsemi.com.
Mano atvejai
„Microsemi SoC Products Group“ klientai gali pateikti ir stebėti techninius atvejus internete, apsilankę „Mano dėklai“.
Už JAV ribų
Klientai, kuriems reikia pagalbos už JAV laiko juostų ribų, gali susisiekti su technine pagalba el. paštu (soc_tech@microsemi.com) arba kreipkitės į vietinį pardavimo biurą. Pardavimo biurų sąrašus galite rasti adresu www.microsemi.com/soc/company/contact/default.aspx.
ITAR techninė pagalba
Jei reikia techninės pagalbos dėl RH ir RT FPGA, kurioms taikomas Tarptautinės prekybos ginklais taisyklės (ITAR), susisiekite su mumis per soc_tech_itar@microsemi.com. Arba skiltyje Mano atvejai ITAR išskleidžiamajame sąraše pasirinkite Taip. Norėdami gauti visą ITAR reguliuojamų Microsemi FPGA sąrašą, apsilankykite ITAR web puslapį.
„Microsemi“ įmonės būstinė
One Enterprise, Aliso Viejo CA 92656 JAV
JAV: +1 949-380-6100
Pardavimai: +1 949-380-6136
Faksas: +1 XNUMX XNUMX XNUMX 949-215-4996
„Microsemi Corporation“ (NASDAQ: MSCC) siūlo platų puslaidininkių sprendimų portfelį: aviacijai, gynybai ir saugumui; įmonė ir ryšiai; pramoninės ir alternatyvios energijos rinkos. Produktai apima didelio našumo, didelio patikimumo analoginius ir RF įrenginius, mišrius signalo ir RF integrinius grandynus, pritaikomus SoC, FPGA ir užbaigtus posistemius. „Microsemi“ būstinė yra Aliso Viejo mieste, Kalifornijoje. Sužinokite daugiau adresu www.microsemi.com.
© „Microsemi Corporation“, 2012 m. Visos teisės saugomos. Microsemi ir Microsemi logotipas yra Microsemi Corporation prekių ženklai. Visi kiti prekių ir paslaugų ženklai yra atitinkamų jų savininkų nuosavybė.
5-57-9006-12/11.12
Dokumentai / Ištekliai
 |
„Microchip VHDL VITAL SoC Design Suite“ versijos [pdfVartotojo vadovas Versijos nuo 2024.2 iki 12.0, „VHDL VITAL SoC Design Suite“ versijos, „VHDL VITAL“, „SoC Design Suite“ versijos, „Suite“ versijos, „Versijos“ |