VHDL VITAL™
Simulācijas rokasgrāmata
Ievads
Šajā VHDL Vital simulācijas rokasgrāmatā ir sniegta informācija par ModelSim izmantošanu, lai simulētu Microsemi SoC ierīču dizainus. Papildinformāciju par SoC programmatūras lietošanu skatiet tiešsaistes palīdzībā.
Informāciju par simulācijas veikšanu skatiet simulatoram pievienotajā dokumentācijā.
Dokumentu pieņēmumi
Šajā dokumentā tiek pieņemts sekojošais:
- Jūs esat instalējis Libero SoC programmatūru. Šis dokuments ir paredzēts Libero SoC programmatūrai v10.0 un jaunākām versijām. Iepriekšējās programmatūras versijas skatiet Mantotā VHDL Vital simulācijas rokasgrāmata.
- Jūs esat instalējis savu VHDL VITAL simulatoru.
- Jūs pārzināt UNIX darbstacijas un operētājsistēmas vai personālos datorus un Windows operētājsistēmas.
- Jūs pārzināt FPGA arhitektūru un FPGA projektēšanas programmatūru.
Dokumentu konvencijas
Šajā dokumentā tiek izmantoti šādi mainīgie:
- FPGA saimes bibliotēkas ir parādītas kā Aizvietojiet vēlamo FPGA saimes mainīgo ar ierīces saimi, ja nepieciešams. Piemēram,ampfails: vcom -work .vhd
- Kompilētās VHDL bibliotēkas ir parādītas kā Aizstājējs vēlamajam VHDL saimes mainīgajam pēc nepieciešamības. VHDL valoda pieprasa, lai bibliotēkas nosaukumi sāktos ar alfabēta rakstzīmi.
Tiešsaistes palīdzība
Programmatūra Microsemi SoC nāk ar tiešsaistes palīdzību. Tiešsaistes palīdzība katram programmatūras rīkam ir pieejama izvēlnē Palīdzība.
Iestatīšana
Šajā nodaļā ir sniegta informācija par ModelSim simulatora iestatīšanu Microsemi SoC dizainu simulēšanai.
Šajā nodaļā ir iekļautas programmatūras prasības, darbības, kurās aprakstīts, kā kompilēt Microsemi SoC FPGA bibliotēkas, un cita informācija par jūsu izmantotā simulācijas rīka iestatīšanu.
Programmatūras prasības
Šajā rokasgrāmatā sniegtā informācija attiecas uz Microsemi Libero SoC programmatūras v10.0 un jaunāku versiju, kā arī uz IEEE1076 saderīgiem VHDL simulatoriem.
Turklāt šajā rokasgrāmatā ir sniegta informācija par ModelSim simulatoru izmantošanu.
Lai iegūtu konkrētu informāciju par to, kuras versijas atbalsta šis laidiens, apmeklējiet tehniskā atbalsta sistēmu vietnē Microsemi. web vietne (http://www.actel.com/custsup/search.html) un meklējiet atslēgvārdu trešā puse.
ModelSim
Tā kā instalēšanas ceļš katram lietotājam un katrai instalācijai atšķiras, šajā dokumentā programmatūras instalēšanas vietas norādīšanai tiek izmantots $ALSDIR. Ja esat Unix lietotājs, vienkārši izveidojiet vides mainīgo ar nosaukumu ALSDIR un iestatiet tā vērtību uz instalācijas ceļu. Ja esat Windows lietotājs, komandās aizstājiet $ALSDIR ar instalācijas ceļu.
Lai kompilētu ModelSim simulatoru bibliotēkas, veiciet tālāk norādītās darbības. UNIX uzvednē ierakstiet UNIX komandas. ModelSim Transcript loga komandrindā ierakstiet Windows komandas.
Tālāk norādītās komandas ir paredzētas operētājsistēmai Windows. Lai komandas darbotos arī operētājsistēmā UNIX, atpakaļvērsto slīpsvītru vietā izmantojiet uz priekšu vērstās slīpsvītras.
Šī procedūra kompilē Microsemi VITAL bibliotēku direktorijā $ALSDIR\lib\vtl\95\mti. Lai VITAL bibliotēkas darbotos pareizi, ir jākompilē FPGA bibliotēkas modeļi.
Piezīme: Ja direktorijā $ALSDIR\lib\vtl\95 jau ir MTI direktorijs, iespējams, tajā ir pieejamas kompilētas bibliotēkas, un, iespējams, jums nebūs jāveic šāda procedūra.
- Izveidojiet bibliotēku ar nosaukumu mti direktorijā $ALSDIR\lib\vtl\95.
- Izsauciet ModelSim simulatoru (tikai operētājsistēmā Windows).
- Dodieties uz direktoriju $ALSDIR\lib\vtl\95\mti. Uzvednē ievadiet šādu komandu: cd $ALSDIR\lib\vtl\95\mti
- Izveidot ģimenes bibliotēka. Ievadiet šādu komandu uzvednē: vlib
- Kartēt VITAL bibliotēku uz direktoriju. Uzvednē ievadiet šādu komandu: vmap $ALSDIR\lib\vtl\95\mti\
- Kompilējiet savas VITAL bibliotēkas.
vcom -darbs ../ .vhd
Piemēram,ampLai kompilētu 40MX bibliotēku savam simulatoram, ierakstiet šādu komandu: vcom -work a40mx ../40mx.vhd - (Pēc izvēles) Kompilējiet migrācijas bibliotēku. Veiciet šo darbību tikai tad, ja jums ir jāizmanto migrācijas bibliotēka. Uzvednē ierakstiet šādu komandu: vcom -work ../ _mig.vhd
Dizaina plūsma
Šajā nodaļā ir aprakstīta projektēšanas plūsma, lai modelētu dizainu ar VHDL VITAL saderīgu simulācijas rīku.
VHDL VITAL Design Flow
VHDL VITAL projektēšanas plūsmai ir četri galvenie soļi:
- Izveidot dizainu
- Ieviest dizainu
- Programmēšana
- Sistēmas verifikācija
Turpmākajās sadaļās ir aprakstītas šīs darbības.
Izveidot dizainu
Dizaina izveides/verifikācijas laikā dizains tiek tverts RTL līmeņa (uzvedības) VHDL avotā. file.
Pēc dizaina uzņemšanas varat veikt VHDL uzvedības simulāciju. file lai pārbaudītu, vai VHDL kods ir pareizs. Pēc tam kods tiek sintezēts vārtu līmeņa (strukturālā) VHDL tīkla sarakstā. Pēc sintēzes varat veikt izvēles pirmsizkārtojuma konstrukcijas strukturālo simulāciju. Visbeidzot, tiek ģenerēts EDIF tīklu saraksts izmantošanai Libero SoC, un tiek ģenerēts VHDL strukturālais tīkla saraksts pēc izkārtojuma laika simulācijai ar VHDL VITAL saderīgā simulatorā.
VHDL avota ieraksts
Ievadiet savu VHDL dizaina avotu, izmantojot teksta redaktoru vai kontekstjutīgu HDL redaktoru. Jūsu VHDL dizaina avots var saturēt RTL līmeņa konstrukcijas, kā arī strukturālo elementu, piemēram, Libero SoC serdeņu, instančus.
Uzvedības simulācija
Pirms sintēzes veiciet sava projekta uzvedības simulāciju. Uzvedības simulācija pārbauda jūsu VHDL koda funkcionalitāti. Parasti simulācijas veikšanai tiek izmantota nulles aizkave un standarta VHDL testa stends. Informāciju par funkcionālās simulācijas veikšanu skatiet simulācijas rīka dokumentācijā.
Sintēze
Kad esat izveidojis uzvedības VHDL dizaina avotu, jums tas ir jāsintezē. Sintēze pārveido uzvedības VHDL file vārtu līmeņa tīkla sarakstā un optimizē dizainu mērķa tehnoloģijai. Sintēzes rīkam pievienotajā dokumentācijā ir ietverta informācija par dizaina sintēzes veikšanu.
EDIF tīkla sarakstu paaudze
Pēc tam, kad esat izveidojis, sintezējis un pārbaudījis savu projektu, programmatūra Libero SoC ģenerē EDIF tīklu sarakstu vietai un maršrutam.
Šis EDIF tīklu saraksts tiek izmantots arī, lai ģenerētu strukturālu VHDL tīklu sarakstu izmantošanai strukturālajā simulācijā.
Strukturālā VHDL tīkla saraksta ģenerēšana
Libero SoC ģenerē vārtu līmeņa VHDL tīklu sarakstu no jūsu EDIF tīklu saraksta, lai to izmantotu strukturālajā simulācijā pēc sintēzes un pirmsizkārtojuma.
The file ir pieejams direktorijā /synthesis, ja vēlaties veikt simulāciju manuāli.
Strukturālā simulācija
Pirms izvietošanas un maršrutēšanas veiciet strukturālo simulāciju. Strukturālā simulācija pārbauda jūsu pēcsintēzes pirmsizkārtojuma strukturālā VHDL tīkla saraksta funkcionalitāti. Tiek izmantotas kompilētajās Libero SoC VITAL bibliotēkās iekļautās vienību aizkaves. Informāciju par strukturālās simulācijas veikšanu skatiet simulācijas rīka dokumentācijā.
Ieviest dizainu
Dizaina ieviešanas laikā jūs novietojat un virzāt dizainu, izmantojot Libero SoC. Turklāt varat veikt laika analīzi. Pēc vietas un maršruta noteikšanas veiciet pēc izkārtojuma (laika) simulāciju ar VHDL VITAL saderīgu simulatoru.
Programmēšana
Programmējiet ierīci, izmantojot Microsemi SoC vai atbalstītas trešās puses programmēšanas sistēmas programmēšanas programmatūru un aparatūru. Informāciju par Microsemi SoC ierīces programmēšanu skatiet programmētāja tiešsaistes palīdzībā.
Sistēmas verifikācija
Sistēmas pārbaudi ieprogrammētā ierīcē var veikt, izmantojot diagnostikas rīku Silicon Explorer.
Informāciju par Silicon Explorer lietošanu skatiet Silicon Explorer īsajā pamācībā.
Tīkla sarakstu ģenerēšana
Šajā nodaļā ir aprakstītas procedūras EDIF un strukturālo VHDL tīklu sarakstu ģenerēšanai.
EDIF tīkla saraksta ģenerēšana
Pēc shēmas uzņemšanas vai dizaina sintezēšanas izveidojiet EDIF tīklu sarakstu no shematiskās uztveršanas vai sintēzes rīka. Izmantojiet EDIF tīklu sarakstu vietai un maršrutam. Informāciju par EDIF tīkla saraksta ģenerēšanu skatiet dokumentācijā, kas iekļauta shematiskās uztveršanas vai sintēzes rīkā.
Strukturālā VHDL tīkla saraksta ģenerēšana
Strukturālais VHDL tīklu saraksts filetiek ģenerēti automātiski kā daļa no jūsu Libero SoC projekta.
Jūs varat atrast savu VHDL tīklu sarakstu files jūsu Libero projekta direktorijā / synthesis. Piemēram,ample, ja jūsu projekta direktorija ir nosaukta projekts1, tad jūsu tīkla saraksts fileatrodas /project1/synthesis mapē.
Dažas ģimenes ļauj eksportēt šos datus. files manuāli lietošanai ārējos instrumentos. Ja jūsu ierīce atbalsta šo funkciju, varat eksportēt tīklu sarakstu files no Tools > Export > Netlist.
Simulācija ar ModelSim
Šajā nodaļā aprakstītas darbības, lai veiktu uzvedības, struktūras un laika simulāciju, izmantojot ModelSim simulatoru.
Norādītās procedūras ir paredzētas datoram. Tās pašas iestatīšanas procedūras darbojas līdzīgi arī UNIX datoriem. Atpakaļejošo slīpsvītru vietā izmantojiet uz priekšu vērstas slīpsvītras. Datoram ierakstiet komandas MTI logā. UNIX datoriem ierakstiet komandas UNIX logā.
Uzvedības simulācija
Lai veiktu konstrukcijas uzvedības simulāciju, izmantojiet tālāk norādīto procedūru. Skatiet dokumentāciju.
Papildinformāciju par uzvedības simulācijas veikšanu skatiet simulācijas rīka komplektācijā.
- Izsauciet savu ModelSim simulatoru. (tikai personālajam datoram)
- Pārejiet uz sava projekta direktoriju. Šajā direktorijā jāiekļauj jūsu VHDL dizains. files un testa stends. Tips: cd
- Saistīt ar bibliotēku. Ja jūsu VHDL avotā ir izveidoti kādi kodoli, ierakstiet šo komandu, lai tos sasaistītu ar kompilēto VITAL bibliotēku: vmap $ALSDIR\lib\vtl\95\mti\
Lai VHDL dizainā atsauktos uz ģimenes bibliotēku files, pievienojiet šādas rindiņas savam VHDL dizainam files: bibliotēka ; lietošana .komponentes.visas; - Izveidojiet “darba” direktoriju. Ierakstiet: vlib work
- Piesaistiet to direktorijam “work”. Ierakstiet šādu komandu: vmap work .\work
- Veiciet sava projekta uzvedības simulāciju. Lai veiktu uzvedības simulāciju, izmantojot savu VSystem vai ModelSim simulatoru, kompilējiet savu VHDL projektu un testēšanas stendu. files un palaist simulāciju. Hierarhiskiem dizainparaugiem apkopojiet zemākā līmeņa noformējuma blokus pirms augstākā līmeņa dizaina blokiem.
Tālāk norādītās komandas parāda, kā kompilēt VHDL dizainu un testa stendu files:
vcom -93 .vhd
vcom -93 .vhd
Lai modelētu dizainu, ierakstiet:
vsim
Piemēram,ample:
vsim test_adder_behave
Tiks simulēts entītijas-arhitektūras pāris, kas norādīts testēšanas stendā ar konfigurāciju ar nosaukumu test_adder_behave. Ja jūsu dizainā ir PLL kodols, izmantojiet 1ps izšķirtspēju:
vsim -t ps
Piemēram,ample:
vsim -t ps test_adder_behave
Strukturālā simulācija
Lai veiktu konstrukcijas simulāciju, izmantojiet tālāk norādīto procedūru.
- Ģenerējiet strukturālu VHDL tīkla sarakstu. Ja izmantojat Synopsys Design Compiler, ģenerējiet strukturālu VHDL tīkla sarakstu, izmantojot šo rīku.
Ja izmantojat citus sintēzes rīkus, ģenerējiet vārtu līmeņa VHDL no sava EDIF tīklu saraksta, izmantojot file automātiski ģenerēts jūsu projektā. Dažas dizaina ģimenes ļauj ģenerēt files tieši no izvēlnes Rīki > Eksportēt > Netlist.
Piezīme: Ģenerētais VHDL izmanto std_logic visiem portiem. Kopnes porti būs tādā pašā bitu secībā, kādā tie parādās EDIF tīkla sarakstā. - Saistīt ar VITAL bibliotēku. Izpildiet šo komandu, lai kartētu kompilēto VITAL bibliotēku.
vmap $ALSDIR\lib\vtl\95\mti\ - Kompilējiet strukturālo tīklu sarakstu. Kompilējiet savu VHDL dizainu un testēšanas stendu. files. Tālāk norādītās komandas parāda, kā kompilēt VHDL dizainu un testa stendu files:
vcom -just e-93 .vhd
vcom - tikai -93 .vhd
vcom .vhd
Piezīme: Vispirms lietojumprogramma kompilē entītijas. Pēc tam tā kompilē arhitektūras, kā tas ir nepieciešams VHDL tīklu sarakstiem, ko raksta daži rīki. - Palaidiet konstrukcijas simulāciju. Lai simulētu savu projektu, ierakstiet: vsim
Piemēram,ampfails: vsim test_adder_structure
Tiks simulēts entītiju-arhitektūras pāris, kas norādīts testbenča konfigurācijā ar nosaukumu test_adder_structure.
Ja jūsu projektā ir PLL kodols, izmantojiet 1ps izšķirtspēju: vsim -t ps
Piemēram,ampfails: vsim -t ps test_adder_structure
Laika simulācija
Lai veiktu laika simulāciju:
- Ja vēl neesat to izdarījis, pievienojiet savam projektam atpakaļejošas anotācijas un izveidojiet testa stendu.
- Lai veiktu laika simulāciju, izmantojot V-System vai ModelSim simulatoru, kompilējiet savu VHDL dizainu un testēšanas stendu. files, ja tie vēl nav apkopoti struktūras simulācijai, un palaidiet simulāciju. Tālāk norādītās komandas parāda, kā kompilēt VHDL dizainu un testa stendu files:
vcom -just e-93 .vhd
vcom - tikai -93 .vhd
vcom .vhd
Piezīme. Veicot iepriekšējās darbības, vispirms tiek apkopotas entītijas un pēc tam arhitektūras, kā tas nepieciešams VHDL tīklu sarakstiem, ko raksta daži rīki. - Palaidiet atpakaļejošās anotācijas simulāciju, izmantojot SDF laika informāciju. file. Veids: vsim -sdf[max|typ|min] / = .sdf-c
The opcija norāda reģionu (vai ceļu) uz gadījumu dizainā, kur sākas aizmugures anotācija. Varat to izmantot, lai norādītu konkrētu FPGA gadījumu lielākā sistēmas dizainā vai testēšanas stendā, kuram vēlaties pievienot anotāciju. Piemēram,ampfails: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
Šajā bijušajāample, entītijas papildinātājs testbendā ir iemiesots kā instance “uut”. Entītijas-arhitektūras pāris, kas testa stendā norādīts ar konfigurāciju ar nosaukumu “test_adder_structural”, tiks simulēts, izmantojot SDF norādītās maksimālās aizkaves. file.
Ja jūsu projektā ir PLL kodols, izmantojiet 1ps izšķirtspēju: vsim -t ps -sdf[max|typ|min] / = .sdf-c
Piemēram,ampfails: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A — produktu atbalsts
Microsemi SoC Products Group nodrošina savus produktus ar dažādiem atbalsta pakalpojumiem, tostarp klientu apkalpošanu, klientu tehniskā atbalsta centru, a webvietne, elektroniskais pasts un tirdzniecības biroji visā pasaulē.
Šajā pielikumā ir informācija par sazināšanos ar Microsemi SoC Products Group un šo atbalsta pakalpojumu izmantošanu.
Klientu apkalpošana
Sazinieties ar klientu apkalpošanas dienestu, lai saņemtu netehnisku produktu atbalstu, piemēram, produktu cenas, produktu jauninājumus, atjauninājumu informāciju, pasūtījuma statusu un autorizāciju.
No Ziemeļamerikas zvaniet 800.262.1060
No pārējām pasaules valstīm zvaniet 650.318.4460
Fakss no jebkuras vietas pasaulē, 408.643.6913 XNUMX XNUMX
Klientu tehniskā atbalsta centrs
Microsemi SoC Products Group klientu tehniskā atbalsta centrā strādā augsti kvalificēti inženieri, kas var palīdzēt atbildēt uz jūsu aparatūras, programmatūras un dizaina jautājumiem par Microsemi SoC produktiem. Klientu tehniskā atbalsta centrs velta daudz laika, lai izveidotu lietojumprogrammu piezīmes, atbildes uz bieži uzdotiem dizaina cikla jautājumiem, dokumentētu zināmās problēmas un dažādus bieži uzdotos jautājumus. Tāpēc, pirms sazināties ar mums, lūdzu, apmeklējiet mūsu tiešsaistes resursus. Visticamāk, mēs jau esam atbildējuši uz jūsu jautājumiem.
Tehniskais atbalsts
Apmeklējiet klientu atbalsta dienestu webvietne (www.microsemi.com/soc/support/search/default.aspx), lai iegūtu plašāku informāciju un atbalstu. Daudzas atbildes ir pieejamas meklēšanas lapā web resurss ietver diagrammas, ilustrācijas un saites uz citiem resursiem vietnē webvietne.
Webvietne
Jūs varat pārlūkot dažādu tehnisko un netehnisko informāciju SoC mājaslapā, vietnē www.microsemi.com/soc.
Sazinieties ar klientu tehniskā atbalsta centru
Tehniskā atbalsta centrā strādā augsti kvalificēti inženieri. Ar Tehniskā atbalsta centru var sazināties pa e-pastu vai izmantojot Microsemi SoC produktu grupu webvietne.
E-pasts
Jūs varat nosūtīt savus tehniskos jautājumus uz mūsu e-pasta adresi un saņemt atbildes pa e-pastu, faksu vai tālruni. Turklāt, ja jums ir problēmas ar dizainu, varat nosūtīt savu dizainu pa e-pastu files saņemt palīdzību.
Mēs nepārtraukti uzraugām e-pasta kontu visas dienas garumā. Nosūtot mums pieprasījumu, lūdzu, norādiet pilnu vārdu, uzvārdu, uzņēmuma nosaukumu un kontaktinformāciju, lai jūsu pieprasījums tiktu apstrādāts efektīvi.
Tehniskā atbalsta e-pasta adrese ir soc_tech@microsemi.com.
Mani gadījumi
Microsemi SoC Products Group klienti var iesniegt un izsekot tehniskas lietas tiešsaistē, atverot sadaļu Mani gadījumi.
Ārpus ASV
Klienti, kuriem nepieciešama palīdzība ārpus ASV laika zonām, var sazināties ar tehnisko atbalstu pa e-pastu (soc_tech@microsemi.com) vai sazinieties ar vietējo tirdzniecības biroju. Tirdzniecības biroju sarakstus var atrast www.microsemi.com/soc/company/contact/default.aspx.
ITAR tehniskais atbalsts
Lai saņemtu tehnisko atbalstu RH un RT FPGA, ko regulē Starptautiskie ieroču satiksmes noteikumi (ITAR), sazinieties ar mums, izmantojot soc_tech_itar@microsemi.com. Vai arī sadaļā Mani gadījumi ITAR nolaižamajā sarakstā atlasiet Jā. Lai iegūtu pilnu sarakstu ar ITAR regulētajām Microsemi FPGA, apmeklējiet ITAR web lapā.
Microsemi korporatīvā mītne
One Enterprise, Aliso Viejo CA 92656 ASV
ASV iekšienē: +1 949-380-6100
Pārdošana: +1 949-380-6136
Fakss: +1 949-215-4996
Microsemi Corporation (NASDAQ: MSCC) piedāvā visaptverošu pusvadītāju risinājumu portfeli: aviācijai, aizsardzībai un drošībai; uzņēmums un sakari; un industriālās un alternatīvās enerģijas tirgiem. Produkti ietver augstas veiktspējas, augstas uzticamības analogās un RF ierīces, jauktas signāla un RF integrālās shēmas, pielāgojamas SoC, FPGA un pilnīgas apakšsistēmas. Microsemi galvenā mītne atrodas Aliso Viejo, Kalifornijā. Uzziniet vairāk vietnē www.microsemi.com.
© 2012 Microsemi Corporation. Visas tiesības aizsargātas. Microsemi un Microsemi logotips ir Microsemi Corporation preču zīmes. Visas pārējās preču zīmes un pakalpojumu zīmes ir to attiecīgo īpašnieku īpašums.
5-57-9006-12/11.12
Dokumenti / Resursi
 |
Microchip VHDL VITAL SoC Design Suite versijas [pdfLietotāja rokasgrāmata Versijas no 2024.2 līdz 12.0, VHDL VITAL SoC Design Suite versijas, VHDL VITAL, SoC Design Suite versijas, Suite versijas, versijas |