VHDL VITAL™
Hướng dẫn mô phỏng
Giới thiệu
Hướng dẫn mô phỏng VHDL Vital này chứa thông tin về việc sử dụng ModelSim để mô phỏng thiết kế cho các thiết bị Microsemi SoC. Tham khảo trợ giúp trực tuyến để biết thêm thông tin về việc sử dụng phần mềm SoC.
Tham khảo tài liệu đi kèm với trình mô phỏng để biết thông tin về cách thực hiện mô phỏng.
Giả định về tài liệu
Tài liệu này giả định những điều sau:
- Bạn đã cài đặt phần mềm Libero SoC. Tài liệu này dành cho phần mềm Libero SoC v10.0 trở lên. Đối với các phiên bản phần mềm trước đó, hãy xem Hướng dẫn mô phỏng Legacy VHDL Vital.
- Bạn đã cài đặt trình mô phỏng VHDL VITAL.
- Bạn đã quen thuộc với máy trạm và hệ điều hành UNIX hoặc với PC và môi trường hệ điều hành Windows.
- Bạn đã quen thuộc với kiến trúc FPGA và phần mềm thiết kế FPGA.
Quy ước tài liệu
Tài liệu này sử dụng các biến sau:
- Thư viện họ FPGA được hiển thị như . Thay thế biến họ FPGA mong muốn bằng họ thiết bị nếu cần. Ví dụample: vcom -work .vhd
- Các thư viện VHDL đã biên dịch được hiển thị như sau . Thay thế cho biến họ VHDL mong muốn khi cần. Ngôn ngữ VHDL yêu cầu tên thư viện phải bắt đầu bằng ký tự alpha.
Trợ giúp trực tuyến
Phần mềm Microsemi SoC đi kèm trợ giúp trực tuyến. Trợ giúp trực tuyến dành riêng cho từng công cụ phần mềm có sẵn trong menu Trợ giúp.
Cài đặt
Chương này chứa thông tin về cách thiết lập trình mô phỏng ModelSim để mô phỏng thiết kế Microsemi SoC.
Chương này bao gồm các yêu cầu về phần mềm, các bước mô tả cách biên dịch thư viện FPGA Microsemi SoC và thông tin thiết lập khác cho công cụ mô phỏng mà bạn sử dụng.
Yêu cầu phần mềm
Thông tin trong hướng dẫn này áp dụng cho phần mềm Microsemi Libero SoC v10.0 trở lên và trình mô phỏng VHDL tuân thủ IEEE1076.
Ngoài ra, hướng dẫn này còn chứa thông tin về cách sử dụng trình mô phỏng ModelSim.
Để biết thông tin cụ thể về phiên bản mà bản phát hành này hỗ trợ, hãy truy cập hệ thống hỗ trợ kỹ thuật trên Microsemi web Địa điểm (http://www.actel.com/custsup/search.html) và tìm kiếm từ khóa bên thứ ba.
Mô hìnhSim
Vì đường dẫn cài đặt khác nhau đối với mỗi người dùng và mỗi lần cài đặt, tài liệu này sử dụng $ALSDIR để chỉ ra vị trí cài đặt phần mềm. Nếu bạn là người dùng Unix, chỉ cần tạo một biến môi trường có tên là ALSDIR và đặt giá trị của nó thành đường dẫn cài đặt. Nếu bạn là người dùng Windows, hãy thay thế $ALSDIR bằng đường dẫn cài đặt trong các lệnh.
Sử dụng quy trình sau để biên dịch thư viện cho trình mô phỏng ModelSim. Nhập lệnh UNIX tại dấu nhắc UNIX. Nhập lệnh Windows trên dòng lệnh của cửa sổ ModelSim Transcript.
Các lệnh bên dưới dành cho Windows. Để các lệnh hoạt động với UNIX, hãy sử dụng dấu gạch chéo xuôi thay vì dấu gạch chéo ngược.
Quy trình này biên dịch thư viện Microsemi VITAL trong thư mục $ALSDIR\lib\vtl\95\mti. Bạn phải biên dịch các mô hình thư viện FPGA để các thư viện VITAL hoạt động bình thường.
Ghi chú: Nếu đã có thư mục MTI trong thư mục $ALSDIR\lib\vtl\95, các thư viện đã biên dịch có thể có sẵn và bạn có thể không cần thực hiện quy trình sau.
- Tạo một thư viện có tên là mti trong thư mục $ALSDIR\lib\vtl\95.
- Gọi trình mô phỏng ModelSim (chỉ dành cho Windows).
- Chuyển đến thư mục $ALSDIR\lib\vtl\95\mti. Nhập lệnh sau tại dấu nhắc: cd $ALSDIR\lib\vtl\95\mti
- Tạo một thư viện gia đình. Nhập lệnh sau tại dấu nhắc: vlib
- Ánh xạ thư viện VITAL tới thư mục. Nhập lệnh sau tại dấu nhắc: vmap $ALSDIR\lib\vtl\95\mti\
- Biên soạn thư viện VITAL của bạn.
vcom -làm việc ../ .vhd
Ví dụample, để biên dịch thư viện 40MX cho trình mô phỏng của bạn, hãy nhập lệnh sau: vcom -work a40mx ../40mx.vhd - (Tùy chọn) Biên dịch thư viện di chuyển. Chỉ thực hiện bước này nếu bạn cần sử dụng thư viện di chuyển. Nhập lệnh sau tại dấu nhắc: vcom -work ../ _mig.vhd
Thiết kế luồng
Chương này mô tả quy trình thiết kế để mô phỏng các thiết kế bằng công cụ mô phỏng tương thích với VHDL VITAL.
Luồng thiết kế VHDL VITAL
Quy trình thiết kế VHDL VITAL có bốn bước chính:
- Tạo Thiết kế
- thực hiện thiết kế
- Lập trình
- Xác minh hệ thống
Các phần sau đây trình bày chi tiết các bước này.
Tạo Thiết kế
Trong quá trình tạo/xác minh thiết kế, thiết kế được ghi lại trong nguồn VHDL cấp RTL (hành vi) file.
Sau khi chụp thiết kế, bạn có thể thực hiện mô phỏng hành vi của VHDL file để xác minh rằng mã VHDL là đúng. Sau đó, mã được tổng hợp thành một netlist VHDL cấp cổng (cấu trúc). Sau khi tổng hợp, bạn có thể thực hiện mô phỏng cấu trúc trước khi bố trí tùy chọn của thiết kế. Cuối cùng, một netlist EDIF được tạo ra để sử dụng trong Libero SoC và một netlist sau khi bố trí cấu trúc VHDL được tạo ra để mô phỏng thời gian trong một trình mô phỏng tuân thủ VHDL VITAL.
Mục nhập nguồn VHDL
Nhập nguồn thiết kế VHDL của bạn bằng trình soạn thảo văn bản hoặc trình soạn thảo HDL nhạy cảm với ngữ cảnh. Nguồn thiết kế VHDL của bạn có thể chứa các cấu trúc cấp RTL cũng như các phiên bản của các thành phần cấu trúc, chẳng hạn như lõi Libero SoC.
Mô phỏng hành vi
Thực hiện mô phỏng hành vi của thiết kế trước khi tổng hợp. Mô phỏng hành vi xác minh chức năng của mã VHDL. Thông thường, bạn sử dụng độ trễ bằng không và băng ghế thử nghiệm VHDL tiêu chuẩn để điều khiển mô phỏng. Tham khảo tài liệu đi kèm với công cụ mô phỏng của bạn để biết thông tin về cách thực hiện mô phỏng chức năng.
Tổng hợp
Sau khi bạn đã tạo nguồn thiết kế VHDL hành vi của mình, bạn phải tổng hợp nó. Tổng hợp chuyển đổi VHDL hành vi file vào danh sách mạng cấp cổng và tối ưu hóa thiết kế cho công nghệ mục tiêu. Tài liệu đi kèm với công cụ tổng hợp của bạn có chứa thông tin về việc thực hiện tổng hợp thiết kế.
Thế hệ Netlist EDIF
Sau khi bạn đã tạo, tổng hợp và xác minh thiết kế của mình, phần mềm sẽ tạo ra một danh sách mạng EDIF để định vị và định tuyến trong Libero SoC.
Netlist EDIF này cũng được sử dụng để tạo netlist VHDL cấu trúc nhằm sử dụng trong mô phỏng cấu trúc.
Cấu trúc VHDL Netlist thế hệ
Libero SoC tạo ra danh sách mạng VHDL cấp cổng từ danh sách mạng EDIF của bạn để sử dụng trong mô phỏng cấu trúc trước khi bố trí sau tổng hợp.
Các file có sẵn trong thư mục /synthesis nếu bạn muốn thực hiện mô phỏng thủ công.
Mô phỏng cấu trúc
Thực hiện mô phỏng cấu trúc trước khi đặt và định tuyến. Mô phỏng cấu trúc xác minh chức năng của netlist VHDL cấu trúc trước khi bố trí sau khi tổng hợp của bạn. Độ trễ đơn vị được bao gồm trong các thư viện VITAL của Libero SoC đã biên dịch được sử dụng. Tham khảo tài liệu đi kèm với công cụ mô phỏng của bạn để biết thông tin về cách thực hiện mô phỏng cấu trúc.
thực hiện thiết kế
Trong quá trình triển khai thiết kế, bạn đặt và định tuyến thiết kế bằng Libero SoC. Ngoài ra, bạn có thể thực hiện phân tích thời gian. Sau khi đặt và định tuyến, hãy thực hiện mô phỏng bố cục sau (thời gian) bằng trình mô phỏng tuân thủ VHDL VITAL.
Lập trình
Lập trình thiết bị bằng phần mềm và phần cứng lập trình từ Microsemi SoC hoặc hệ thống lập trình của bên thứ ba được hỗ trợ. Tham khảo trợ giúp trực tuyến của lập trình viên để biết thông tin về lập trình thiết bị Microsemi SoC.
Xác minh hệ thống
Bạn có thể thực hiện xác minh hệ thống trên thiết bị đã lập trình bằng công cụ chẩn đoán Silicon Explorer.
Tham khảo phần Khởi động nhanh của Silicon Explorer để biết thông tin về cách sử dụng Silicon Explorer.
Tạo Netlist
Chương này mô tả các thủ tục tạo danh sách mạng EDIF và VHDL có cấu trúc.
Tạo một danh sách mạng EDIF
Sau khi chụp sơ đồ mạch điện hoặc tổng hợp thiết kế, hãy tạo một danh sách mạng EDIF từ công cụ chụp sơ đồ mạch điện hoặc tổng hợp của bạn. Sử dụng danh sách mạng EDIF để định vị và định tuyến. Tham khảo tài liệu đi kèm với công cụ chụp sơ đồ mạch điện hoặc tổng hợp của bạn để biết thông tin về cách tạo danh sách mạng EDIF.
Tạo Netlist VHDL có cấu trúc
Cấu trúc danh sách mạng VHDL fileđược tạo tự động như một phần của dự án Libero SoC của bạn.
Bạn có thể tìm thấy danh sách mạng VHDL của bạn files trong thư mục /synthesis của dự án Libero của bạn. Ví dụample, nếu thư mục dự án của bạn được đặt tên là project1, thì netlist của bạn files nằm trong /project1/synthesis.
Một số gia đình cho phép bạn xuất khẩu những thứ này files thủ công để sử dụng trong các công cụ bên ngoài. Nếu thiết bị của bạn hỗ trợ tính năng này, bạn có thể xuất netlist files từ Công cụ > Xuất > Netlist.
Mô phỏng với ModelSim
Chương này mô tả các bước thực hiện mô phỏng hành vi, cấu trúc và thời gian bằng trình mô phỏng ModelSim.
Các thủ tục được hiển thị dành cho PC. Các thủ tục thiết lập tương tự hoạt động tương tự đối với UNIX. Sử dụng dấu gạch chéo xuôi thay cho dấu gạch chéo ngược. Đối với PC, nhập lệnh vào cửa sổ MTI. Đối với UNIX, nhập lệnh vào cửa sổ UNIX.
Mô phỏng hành vi
Sử dụng quy trình sau để thực hiện mô phỏng hành vi của một thiết kế. Tham khảo tài liệu
được bao gồm trong công cụ mô phỏng của bạn để biết thêm thông tin về cách thực hiện mô phỏng hành vi.
- Gọi trình mô phỏng ModelSim của bạn. (Chỉ dành cho PC)
- Thay đổi thư mục thành thư mục dự án của bạn. Thư mục này phải bao gồm thiết kế VHDL của bạn files và testbench. Loại: cd
- Ánh xạ đến Thư viện. Nếu bất kỳ lõi nào được khởi tạo trong nguồn VHDL của bạn, hãy nhập lệnh sau để ánh xạ chúng đến thư viện VITAL đã biên dịch: vmap $ALSDIR\lib\vtl\95\mti\
Để tham chiếu thư viện gia đình trong thiết kế VHDL của bạn files, thêm các dòng sau vào thiết kế VHDL của bạn files: thư viện ; sử dụng .components.all; - Tạo một thư mục “work”. Loại: vlib work
- Ánh xạ đến thư mục “work”. Gõ lệnh sau: vmap work .\work
- Thực hiện mô phỏng hành vi thiết kế của bạn. Để thực hiện mô phỏng hành vi bằng trình mô phỏng VSystem hoặc ModelSim của bạn, hãy biên dịch thiết kế VHDL và testbench của bạn filevà chạy mô phỏng. Đối với thiết kế phân cấp, biên dịch các khối thiết kế cấp thấp hơn trước các khối thiết kế cấp cao hơn.
Các lệnh sau đây trình bày cách biên dịch thiết kế VHDL và testbench files:
vcom-93 .vhd
vcom-93 .vhd
Để mô phỏng thiết kế, hãy nhập:
vsim
Ví dụamplê:
vsim test_adder_behave
Cặp thực thể-kiến trúc được chỉ định bởi cấu hình có tên test_adder_behave trong testbench sẽ được mô phỏng. Nếu thiết kế của bạn chứa lõi PLL, hãy sử dụng độ phân giải 1ps:
vsim -t ps
Ví dụamplê:
vsim -t ps test_adder_behave
Mô phỏng cấu trúc
Sử dụng quy trình sau để thực hiện mô phỏng cấu trúc.
- Tạo netlist VHDL có cấu trúc. Nếu bạn đang sử dụng Synopsys Design Compiler, hãy tạo netlist VHDL có cấu trúc bằng công cụ này.
Nếu bạn đang sử dụng các công cụ tổng hợp khác, hãy tạo VHDL cấp cổng từ danh sách mạng EDIF của bạn bằng cách sử dụng file được tạo tự động trong dự án của bạn. Một số họ thiết kế cho phép bạn tạo files trực tiếp từ menu Công cụ > Xuất > Netlist.
Ghi chú: VHDL được tạo ra sử dụng std_logic cho tất cả các cổng. Các cổng bus sẽ có cùng thứ tự bit như chúng xuất hiện trong danh sách mạng EDIF. - Ánh xạ tới thư viện VITAL. Chạy lệnh sau để ánh xạ thư viện VITAL đã biên dịch.
bản đồ vmap $ALSDIR\lib\vtl\95\mti\ - Biên dịch netlist cấu trúc. Biên dịch thiết kế VHDL và testbench của bạn files. Các lệnh sau đây trình bày cách biên dịch thiết kế VHDL và testbench files:
vcom -chỉ e -93 .vhd
vcom -chỉ là -93 .vhd
vcom .vhd
Ghi chú: Đầu tiên, ứng dụng biên dịch các thực thể. Sau đó, nó biên dịch các kiến trúc, theo yêu cầu của các netlist VHDL được viết bởi một số công cụ. - Chạy mô phỏng cấu trúc. Để mô phỏng thiết kế của bạn, hãy nhập: vsim
Ví dụample: vsim test_adder_structure
Cặp thực thể-kiến trúc được chỉ định bởi cấu hình có tên test_adder_structure trong testbench sẽ được mô phỏng.
Nếu thiết kế của bạn chứa lõi PLL, hãy sử dụng độ phân giải 1ps: vsim -t ps
Ví dụample: vsim -t ps test_adder_structure
Mô phỏng thời gian
Để thực hiện mô phỏng thời gian:
- Nếu bạn chưa thực hiện, hãy chú thích lại thiết kế của bạn và tạo ra testbench.
- Để thực hiện mô phỏng thời gian bằng trình mô phỏng V-System hoặc ModelSim của bạn, hãy biên dịch thiết kế VHDL và testbench của bạn files, nếu chúng chưa được biên dịch cho mô phỏng cấu trúc và chạy mô phỏng. Các lệnh sau đây trình bày cách biên dịch thiết kế VHDL và testbench files:
vcom -chỉ e -93 .vhd
vcom -chỉ là -93 .vhd
vcom .vhd
Lưu ý: Thực hiện các bước trước đó sẽ biên dịch các thực thể trước, sau đó mới đến kiến trúc, tùy theo yêu cầu của danh sách mạng VHDL do một số công cụ viết. - Chạy mô phỏng chú thích ngược bằng cách sử dụng thông tin thời gian trong SDF file. Loại: vsim -sdf[max|typ|min] / = .sdf-c
Các tùy chọn chỉ định vùng (hoặc đường dẫn) đến một thể hiện trong thiết kế nơi chú thích ngược bắt đầu. Bạn có thể sử dụng nó để chỉ định một thể hiện FPGA cụ thể trong thiết kế hệ thống lớn hơn hoặc testbench mà bạn muốn chú thích ngược. Ví dụample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
Trong ví dụ nàyample, trình thêm thực thể đã được khởi tạo là thể hiện “uut” trong testbench. Cặp thực thể-kiến trúc được chỉ định bởi cấu hình có tên “test_adder_structural” trong testbench sẽ được mô phỏng bằng cách sử dụng độ trễ tối đa được chỉ định trong SDF file.
Nếu thiết kế của bạn chứa lõi PLL, hãy sử dụng độ phân giải 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf-c
Ví dụamplệnh: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A – Hỗ trợ sản phẩm
Microsemi SoC Products Group hỗ trợ các sản phẩm của mình bằng các dịch vụ hỗ trợ khác nhau, bao gồm Dịch vụ khách hàng, Trung tâm hỗ trợ kỹ thuật khách hàng, một webtrang web, thư điện tử và các văn phòng bán hàng trên toàn thế giới.
Phụ lục này chứa thông tin về việc liên hệ với Microsemi SoC Products Group và sử dụng các dịch vụ hỗ trợ này.
Dịch vụ khách hàng
Liên hệ với bộ phận Dịch vụ khách hàng để được hỗ trợ sản phẩm không liên quan đến kỹ thuật, chẳng hạn như định giá sản phẩm, nâng cấp sản phẩm, cập nhật thông tin, trạng thái đơn đặt hàng và ủy quyền.
Từ Bắc Mỹ, gọi 800.262.1060
Từ phần còn lại của thế giới, hãy gọi 650.318.4460
Fax, từ bất cứ nơi nào trên thế giới, 408.643.6913
Trung tâm hỗ trợ kỹ thuật khách hàng
Nhóm sản phẩm Microsemi SoC có đội ngũ kỹ sư có tay nghề cao tại Trung tâm hỗ trợ kỹ thuật khách hàng, những người có thể giúp trả lời các câu hỏi về phần cứng, phần mềm và thiết kế của bạn về Sản phẩm Microsemi SoC. Trung tâm hỗ trợ kỹ thuật khách hàng dành nhiều thời gian để tạo ghi chú ứng dụng, trả lời các câu hỏi thường gặp về chu kỳ thiết kế, lập tài liệu về các sự cố đã biết và nhiều Câu hỏi thường gặp khác nhau. Vì vậy, trước khi liên hệ với chúng tôi, vui lòng truy cập các nguồn tài nguyên trực tuyến của chúng tôi. Rất có thể chúng tôi đã trả lời các câu hỏi của bạn rồi.
Hỗ trợ kỹ thuật
Truy cập Hỗ trợ khách hàng webĐịa điểm (www.microsemi.com/soc/support/search/default.aspx) để biết thêm thông tin và hỗ trợ. Nhiều câu trả lời có sẵn trên tìm kiếm web tài nguyên bao gồm sơ đồ, hình minh họa và liên kết đến các tài nguyên khác trên webđịa điểm.
Webđịa điểm
Bạn có thể duyệt nhiều thông tin kỹ thuật và phi kỹ thuật trên trang chủ SoC, tại www.microsemi.com/soc.
Liên hệ với Trung tâm hỗ trợ kỹ thuật khách hàng
Đội ngũ kỹ sư tay nghề cao của Trung tâm Hỗ trợ Kỹ thuật. Có thể liên hệ với Trung tâm hỗ trợ kỹ thuật qua email hoặc thông qua Nhóm sản phẩm Microsemi SoC webđịa điểm.
E-mail
Bạn có thể liên lạc các câu hỏi kỹ thuật của mình tới địa chỉ email của chúng tôi và nhận lại câu trả lời qua email, fax hoặc điện thoại. Ngoài ra, nếu bạn gặp vấn đề về thiết kế, bạn có thể gửi email thiết kế của mình files để được hỗ trợ.
Chúng tôi liên tục theo dõi tài khoản email trong suốt cả ngày. Khi gửi yêu cầu của bạn cho chúng tôi, vui lòng đảm bảo bao gồm tên đầy đủ, tên công ty và thông tin liên hệ của bạn để xử lý yêu cầu của bạn hiệu quả.
Địa chỉ email hỗ trợ kỹ thuật là soc_tech@microsemi.com.
Các trường hợp của tôi
Khách hàng của Microsemi SoC Products Group có thể gửi và theo dõi các trường hợp kỹ thuật trực tuyến bằng cách truy cập My Cases.
Bên ngoài Hoa Kỳ
Khách hàng cần hỗ trợ bên ngoài múi giờ Hoa Kỳ có thể liên hệ với bộ phận hỗ trợ kỹ thuật qua email (soc_tech@microsemi.com) hoặc liên hệ với văn phòng bán hàng tại địa phương. Danh sách văn phòng bán hàng có thể được tìm thấy tại www.microsemi.com/soc/company/contact/default.aspx.
Hỗ trợ kỹ thuật ITAR
Để được hỗ trợ kỹ thuật về RH và RT FPGA được quy định bởi Quy định về buôn bán vũ khí quốc tế (ITAR), hãy liên hệ với chúng tôi qua soc_tech_itar@microsemi.com. Ngoài ra, trong Trường hợp của tôi, hãy chọn Có trong danh sách thả xuống ITAR. Để có danh sách đầy đủ các FPGA Microsemi do ITAR quản lý, hãy truy cập ITAR web trang.
Trụ sở công ty Microsemi
Một doanh nghiệp, Aliso Viejo CA 92656 Hoa Kỳ
Ở Hoa Kỳ: +1 949-380-6100
Doanh số: +1 949-380-6136
Số Fax: +1 949-215-4996
Microsemi Corporation (NASDAQ: MSCC) cung cấp một danh mục toàn diện các giải pháp bán dẫn cho: hàng không vũ trụ, quốc phòng và an ninh; doanh nghiệp và truyền thông; và thị trường công nghiệp và năng lượng thay thế. Các sản phẩm bao gồm các thiết bị RF và analog hiệu suất cao, độ tin cậy cao, tín hiệu hỗn hợp và mạch tích hợp RF, SoC tùy chỉnh, FPGA và các hệ thống con hoàn chỉnh. Microsemi có trụ sở chính tại Aliso Viejo, Calif. Tìm hiểu thêm tại www.microsemi.com.
© 2012 Tập đoàn Microsemi. Đã đăng ký Bản quyền. Microsemi và logo Microsemi là thương hiệu của Microsemi Corporation. Tất cả các nhãn hiệu và nhãn hiệu dịch vụ khác là tài sản của chủ sở hữu tương ứng của họ.
5-57-9006-12/11.12
Tài liệu / Tài nguyên
 |
Các phiên bản của Microchip VHDL VITAL SoC Design Suite [tập tin pdf] Hướng dẫn sử dụng Phiên bản 2024.2 đến 12.0, Phiên bản VHDL VITAL SoC Design Suite, VHDL VITAL, Phiên bản SoC Design Suite, Phiên bản Suite, Phiên bản |