VHDL VITAL™
Водич за симулацију

Увод

This VHDL Vital Simulation Guide contains information about using the ModelSim to simulate designs for Microsemi SoC devices. Refer to the online help for additional information about using the SoC software.
Refer to the documentation included with your simulator for information about performing simulation.

Претпоставке документа
This document assumes the following:

1. You have installed the Libero SoC software. This document is for Libero SoC software v10.0 and above. For previous versions of software, see the Legacy VHDL Vital Simulation Guide.
2. You have installed your VHDL VITAL simulator.
3. You are familiar with UNIX workstations and operating systems or with PCs and Windows operating environments.
4. You are familiar with FPGA architecture and FPGA design software.

Доцумент Цонвентионс
This document uses the following variables:

• FPGA family libraries are shown as <act_fam>. Substitute the desired FPGA family variable with the device family as needed. For example: vcom -work <vhd_fam> <act_fam>.vhd
• Compiled VHDL libraries are shown as <vhd_fam>. Substitute <vhd_fam> for the desired VHDL family variable as needed. The VHDL language requires that the library names begin with an alpha character.

Помоћ на мрежи
Мицросеми СоЦ софтвер долази са онлајн помоћи. Помоћ на мрежи специфична за сваки софтверски алат доступна је у менију Помоћ.

Сетуп

This chapter contains information on setting up the ModelSim simulator to simulate Microsemi SoC designs.
This chapter includes software requirements, steps describing how to compile Microsemi SoC FPGA libraries, and other setup information for the simulation tool you use.

Софтверски захтеви
The information in this guide applies to the Microsemi Libero SoC Software v10.0 and above and IEEE1076-compliant VHDL simulators.
Additionally, this guide contains information about using ModelSim simulators.
For specific information about which versions this release supports, go to the technical support system on the Microsemi web сајт (http://www.actel.com/custsup/search.html) and search the keyword third party.

МоделСим
Since the installation path varies for each user and each installation, this document uses $ALSDIR to indicate the location where the software is installed. If you are a Unix user, simply create an environment variable called ALSDIR and set its value to the installation path. If you are a Windows user, replace $ALSDIR with the installation path in the commands.
Use the following procedure to compile libraries for the ModelSim simulators. Type UNIX commands at the UNIX prompt. Type Windows commands on the command line of the ModelSim Transcript window.
The commands below are for Windows. To make the commands work for UNIX, use forward slashes instead of back slashes.

This procedure compiles a Microsemi VITAL library in the $ALSDIR\lib\vtl\95\mti directory. You must compile the FPGA library models for the VITAL libraries to work properly.
Напомена: If there is already an MTI directory in the $ALSDIR\lib\vtl\95 directory, compiled libraries may be present, and you may not need to perform the following procedure.

1. Create a library called mti in the $ALSDIR\lib\vtl\95 directory.
2. Invoke the ModelSim simulator (Windows only).
3. Change to the $ALSDIR\lib\vtl\95\mti directory. Enter the following command at the prompt: cd $ALSDIR\lib\vtl\95\mti
4. Create a <vhd_fam> family library. Enter the following command at the prompt: vlib <vhd_fam>
5. Map the VITAL libray to the <vhd_fam> directory. Enter the following command at the prompt: vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
6. Compile your VITAL libraries.
   вцом -ворк ../ .вхд
   Фор екample, to compile the 40MX library for your simulator, type the following command: vcom -work a40mx ../40mx.vhd
7. (Optional) Compile the migration library. Only perform this step if you need to use the migration library. Type the following command at the prompt: vcom -work <vhd_fam> ../<act_fam>_mig.vhd

Десигн Флов

Ово поглавље описује ток пројектовања за симулацију дизајна са ВХДЛ ВИТАЛ компатибилним алатом за симулацију.

ВХДЛ ВИТАЛ Десигн Флов
The VHDL VITAL design flow has four main steps:

1. Креирајте дизајн
2. Имплемент Десигн
3. Програмирање
4. Верификација система

Следећи одељци детаљно описују ове кораке.

Креирајте дизајн
Током креирања/верификације дизајна, дизајн се снима у ВХДЛ извор (понашање) на нивоу РТЛ-а file.
After capturing the design, you can perform a behavioral simulation of the VHDL file да бисте проверили да ли је ВХДЛ код тачан. Код се затим синтетише у (структуралну) ВХДЛ нетлисту на нивоу капије. Након синтезе, можете извршити опциону структурну симулацију дизајна пре распореда. Коначно, ЕДИФ нетлист се генерише за употребу у Либеро СоЦ-у и ВХДЛ структурна листа мрежа после распореда се генерише за симулацију времена у ВХДЛ ВИТАЛ-компатибилном симулатору.

ВХДЛ изворни унос
Унесите свој извор ВХДЛ дизајна помоћу уређивача текста или ХДЛ уређивача који је осетљив на контекст. Ваш извор ВХДЛ дизајна може да садржи конструкције на нивоу РТЛ, као и инстанције структурних елемената, као што су Либеро СоЦ језгра.

Симулација понашања
Perform a behavioral simulation of your design before synthesis. Behavioral simulation verifies the functionality of your VHDL code. Typically, you use zero delays and a standard VHDL test bench to drive simulation. Refer to the documentation included with  your simulation tool for information about performing functional simulation.

Синтеза
Након што сте креирали свој бихевиорални ВХДЛ извор дизајна, морате га синтетизовати. Синтеза трансформише ВХДЛ понашања file into a gate-level netlist and optimizes the design for a target technology. The documentation included with your synthesis tool  contains information about performing design synthesis.

ЕДИФ Нетлист Генерација
After you have created, synthesized, and verified your design, software generates an EDIF netlist for place-and-route in Libero SoC.
This EDIF netlist is also used to generate a structural VHDL netlist for use in structural simulation.

Структурна ВХДЛ Нетлист Генерација
Libero SoC generates a gate-level VHDL netlist from your EDIF netlist for use in post-synthesis prelayout structural simulation.
Тхе file is available in the /synthesis directory if you wish to perform simulation manually.
Структурна симулација
Perform a structural simulation before placing-and-routing. Structural simulation verifies the functionality of your post-synthesis pre-layout structural VHDL netlist. Unit delays included in the compiled Libero SoC VITAL libraries are used. Refer to the documentation included with your simulation tool for information about performing structural simulation.

Имплемент Десигн
Током имплементације дизајна, постављате и усмеравате дизајн користећи Либеро СоЦ. Поред тога, можете извршити анализу времена. Након постављања и руте, извршите симулацију пост лаиоут-а (тајминг) са симулатором компатибилним са ВХДЛ ВИТАЛ.
Програмирање
Program a device with programming software and hardware from Microsemi SoC or a supported thirdparty programming system. Refer to the programmer online help for information about programming a Microsemi SoC device.
Верификација система
You can perform system verification on a programmed device using the Silicon Explorer diagnostic tool.
Refer to the Silicon Explorer Quick Start for information about using the Silicon Explorer.

Generating Netlists

Ово поглавље описује процедуре за генерисање ЕДИФ и структурних ВХДЛ нетлист-а.
Генерисање ЕДИФ Нетлист
Након што снимите своју шему или синтетишете свој дизајн, генеришите ЕДИФ нетлисту из вашег алата за снимање или синтезу шеме. Користите ЕДИФ нетлист за место и руту. Погледајте документацију укључену са вашим алатом за шематско снимање или синтезу за информације о генерисању ЕДИФ листе мрежа.
Генерисање структурне ВХДЛ Нетлисте
Структурна ВХДЛ нетлист files are generated automatically as part of your Libero SoC project.
You can find your VHDL netlist fileс у /синтхесис директоријуму вашег Либеро пројекта. Фор екampле, ако је директоријум вашег пројекта назван пројецт1, онда ваша нетлист files are in /project1/synthesis.
Some families enable you to export these fileс ручно за употребу у спољним алатима. Ако ваш уређај подржава ову функцију, можете извести нетлист fileс из Алатке > Извоз > Нетлист.

Симулација са МоделСим-ом

This chapter describes steps to perform behavioral, structural and timing simulation using the ModelSim simulator.
The procedures shown are for PC. The same setup procedures work similarly for UNIX. Use forward slashes in place of back slashes. For PC, type commands into the MTI window. For UNIX, type commands into a UNIX window.

Симулација понашања
Use the following procedure to perform a behavioral simulation of a design. Refer to the documentation
included with your simulation tool for additional information about performing behavioral simulation.

1. Invoke your ModelSim simulator. (PC only)
2. Change directory to your project directory. This directory must include your VHDL design files and testbench. Type: cd <project_dir>
3. Map to the Library. If any cores are instantiated in your VHDL source, type the following command to map them to the compiled VITAL library: vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
   To reference the family library in your VHDL design fileс, додајте следеће редове свом ВХДЛ дизајну files: library <vhd_fam>; use <vhd_fam>.components.all;
4. Create a “work” directory. Type: vlib work
5. Map to the “work” directory. Type the following command: vmap work .\work
6. Perform a behavioral simulation of your design. To perform a behavioral simulation using your VSystem or ModelSim simulator, compile your VHDL design and testbench fileс и покрените симулацију. За хијерархијске дизајне, компајлирајте блокове дизајна нижег нивоа пре блокова дизајна вишег нивоа.

Следеће команде показују како компајлирати ВХДЛ дизајн и тестбенцх files:
vcom -93 <behavioral>.vhd
vcom -93 <test_bench>.vhd

Да бисте симулирали дизајн, откуцајте:
всим
Фор екampле:
всим тест_аддер_бехаве
Пар ентитет-архитектура наведен у конфигурацији под називом тест_аддер_бехаве у тестбенцх ће бити симулиран. Ако ваш дизајн садржи ПЛЛ језгро, користите резолуцију од 1пс:
всим -т пс
Фор екampле:
всим -т пс тест_аддер_бехаве

Структурна симулација
Use the following procedure to perform structural simulation.

1. Generate a structural VHDL netlist. If you are using Synopsys Design Compiler, generate a structural VHDL netlist using this tool.
   If you are using other synthesis tools, generate a gate-level VHDL from your EDIF netlist by using the file генерисан аутоматски у вашем пројекту. Неке породице дизајна вам омогућавају да генеришете fileс директно из менија Тоолс > Екпорт > Нетлист.
   Напомена: The generated VHDL uses std_logic for all ports. The bus ports will be in the same bit order as they appear in the EDIF netlist.
2. Map to the VITAL library. Run the following command to map the compiled VITAL library.
   vmap <vhd_fam> $ALSDIR\lib\vtl\95\mti\<vhd_fam>
3. Compile the structural netlist. Compile your VHDL design and testbench fileс. Следеће команде показују како компајлирати ВХДЛ дизајн и тестбенцх files:
   vcom -just e -93 <structural>.vhd
   vcom -just a -93 <structural>.vhd
   vcom <test_bench>.vhd
   Напомена: First, the application compiles the entities. Then, it compiles the architectures, as required for VHDL netlists written by some tools.
4. Run the structural simulation. To simulate your design, type: vsim <configuration_name>
   Фор екample: vsim test_adder_structure
   The entity-architecture pair specified by the configuration named test_adder_structure in the testbench will be simulated.
   If your design contains a PLL core, use a 1ps resolution: vsim -t ps <configuration_name>
   Фор екample: vsim -t ps test_adder_structure

Симулација времена
To perform timing simulation:

1. If you have not done so, back-annotate your design and create your testbench.
2. To perform a timing simulation using your V-System or ModelSim simulator, compile your VHDL design and testbench fileс, ако већ нису компајлирани за структурну симулацију, и покрените симулацију. Следеће команде показују како компајлирати ВХДЛ дизајн и тестбенцх files:
   vcom -just e -93 <structural>.vhd
   vcom -just a -93 <structural>.vhd
   vcom <test_bench>.vhd
   Напомена: Извођење претходних корака прво компајлира ентитете, а затим архитектуре, као што је потребно за ВХДЛ листе мрежа које су написали неки алати.
3. Run the back-annotation simulation using the timing information in the SDF file. Type: vsim -sdf[max|typ|min] /<region>=<design name>.sdf -c <configuration_name>
   Тхе опција специфицира регион (или путању) до инстанце у дизајну где почиње белешка уназад. Можете га користити да наведете одређену ФПГА инстанцу у већем дизајну система или тестбенцх-у који желите да додате белешке. Фор екample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   У овом екampда, сабирач ентитета је инстанциран као инстанца "уут" у тестбенцх-у. Пар ентитет-архитектура одређен конфигурацијом под називом „тест_аддер_струцтурал“ у тестбенцх ће бити симулиран коришћењем максималних кашњења наведених у СДФ-у file.
   If your design contains a PLL core, use a 1ps resolution: vsim -t ps -sdf[max|typ|min] /<region>=<design name>.sdf -c <configuration_name>
   Фор екample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

А – Подршка за производ

Мицросеми СоЦ Продуцтс Гроуп подржава своје производе различитим услугама подршке, укључујући корисничку службу, центар за техничку подршку за кориснике, webсајт, електронска пошта и продајне канцеларије широм света.
Овај додатак садржи информације о контактирању Мицросеми СоЦ Продуцтс Гроуп и коришћењу ових услуга подршке.

Служба за кориснике
Обратите се корисничкој служби за нетехничку подршку за производе, као што су цене производа, надоградње производа, информације о ажурирању, статус поруџбине и овлашћење.
Из Северне Америке позовите 800.262.1060
Из остатка света позовите 650.318.4460
Факс, са било ког места у свету, 408.643.6913

Центар за техничку подршку корисницима
Microsemi SoC Products Group staffs its Customer Technical Support Center with highly skilled engineers who can help answer your hardware, software, and design questions about Microsemi SoC Products. The Customer Technical Support Center spends a great deal of time creating application notes, answers to common design cycle questions, documentation of known issues, and various FAQs.  So, before you contact us, please visit our online resources. It is very likely we have already answered your questions.

Техничка подршка
Посетите корисничку подршку webсајт (ввв.мицросеми.цом/соц/суппорт/сеарцх/дефаулт.аспк) за више информација и подршке. Многи одговори доступни на претраживачкој мрежи web ресурс укључује дијаграме, илустрације и везе до других ресурса на webсајту.

Webсајту
Можете да прегледате разне техничке и нетехничке информације на СоЦ почетној страници, на ввв.мицросеми.цом/соц.

Контактирајте центар за техничку подршку за кориснике
У Центру за техничку подршку раде висококвалификовани инжењери. Центар за техничку подршку се може контактирати путем е-поште или преко Мицросеми СоЦ Продуцтс Гроуп webсајту.
Емаил
Своја техничка питања можете послати на нашу адресу е-поште и добити одговоре путем е-поште, факса или телефона. Такође, ако имате проблема са дизајном, можете послати свој дизајн е-поштом fileс да добије помоћ.
Стално пратимо налог е-поште током дана. Када нам шаљете свој захтев, обавезно наведите своје пуно име, назив компаније и своје контакт информације за ефикасну обраду вашег захтева.
Имејл адреса техничке подршке је соц_тецх@мицросеми.цом.

Моји случајеви
Клијенти Мицросеми СоЦ Продуцтс Гроуп могу да поднесу и прате техничке случајеве на мрежи тако што ће отићи на Моји случајеви.
Изван САД
Купци којима је потребна помоћ изван временских зона САД могу да контактирају техничку подршку путем е-поште (соц_тецх@мицросеми.цом) или контактирајте локалну продајну канцеларију. Огласи продајних канцеларија могу се наћи на ввв.мицросеми.цом/соц/цомпани/цонтацт/дефаулт.аспк.

ИТАР техничка подршка
За техничку подршку за РХ и РТ ФПГА који су регулисани прописима о међународном саобраћају оружја (ИТАР), контактирајте нас путем соц_тецх_итар@мицросеми.цом. Алтернативно, у оквиру Моји предмети, изаберите Да на падајућој листи ИТАР. За комплетну листу микросеми ФПГА које регулише ИТАР, посетите ИТАР web страница.

Седиште компаније Мицросеми
Оне Ентерприсе, Алисо Виејо ЦА 92656 САД
Унутар САД: +1 949-380-6100
Продаја: +1 949-380-6136
Факс: +1 949-215-4996

Мицросеми Цорпоратион (НАСДАК: МСЦЦ) нуди свеобухватан портфолио полупроводничких решења за: ваздухопловство, одбрану и безбедност; предузећа и комуникације; и тржишта индустријске и алтернативне енергије. Производи укључују аналогне и РФ уређаје високих перформанси, високопоуздане, мешовите сигналне и РФ интегрисана кола, прилагодљиве СоЦ, ФПГА и комплетне подсистеме. Седиште компаније Мицросеми је у Алисо Виехо, Калифорнија. Сазнајте више на ввв.мицросеми.цом.

© 2012 Мицросеми Цорпоратион. Сва права задржана. Мицросеми и Мицросеми лого су заштитни знаци Мицросеми Цорпоратион. Сви остали заштитни знакови и услужни знаци су власништво њихових власника.
5-57-9006-12/11.12

Документи / Ресурси

Мицроцхип ВХДЛ ВИТАЛ СоЦ Десигн Суите верзије [пдф] Упутство за кориснике Верзије 2024.2 до 12.0, ВХДЛ ВИТАЛ СоЦ Десигн Суите верзије, ВХДЛ ВИТАЛ, СоЦ Десигн Суите верзије, Верзије пакета, Верзије

Референце

• Упутство за употребу