VHDL VITAL™
Gwida ta' Simulazzjoni

Introduzzjoni

Din il-Gwida tas-Simulazzjoni Vitali tal-VHDL fiha informazzjoni dwar l-użu tal-ModelSim biex tissimula disinji għal apparati Microsemi SoC. Irreferi għall-għajnuna online għal aktar informazzjoni dwar l-użu tas-softwer SoC.
Irreferi għad-dokumentazzjoni inkluża mas-simulatur tiegħek għal informazzjoni dwar kif twettaq is-simulazzjoni.

Suppożizzjonijiet ta' Dokument
Dan id-dokument jassumi dan li ġej:

1. Installajt is-softwer Libero SoC. Dan id-dokument huwa għas-softwer Libero SoC v10.0 u aktar tard. Għal verżjonijiet preċedenti tas-softwer, ara l- Gwida tas-Simulazzjoni Vitali tal-VHDL Legacy.
2. Installajt is-simulatur VHDL VITAL tiegħek.
3. Int familjari mal-workstations u s-sistemi operattivi UNIX jew mal-PCs u l-ambjenti operattivi Windows.
4. Int familjari mal-arkitettura tal-FPGA u s-softwer tad-disinn tal-FPGA.

Konvenzjonijiet dwar Dokumenti
Dan id-dokument juża l-varjabbli li ġejjin:

• Il-libreriji tal-familja FPGA huma murija bħala Ibdel il-varjabbli tal-familja FPGA mixtieqa bil-familja tal-apparat kif meħtieġ. Pereżempjuample: vcom -work .vhd
• Il-libreriji VHDL ikkumpilati huma murija bħala Sostitut għall-varjabbli tal-familja VHDL mixtieqa kif meħtieġ. Il-lingwa VHDL teħtieġ li l-ismijiet tal-libreriji jibdew b'karattru alfa.

Għajnuna onlajn
Is-softwer Microsemi SoC jiġi b'għajnuna onlajn. Għajnuna onlajn speċifika għal kull għodda tas-softwer hija disponibbli mill-menu Għajnuna.

Setup

Dan il-kapitlu fih informazzjoni dwar it-twaqqif tas-simulatur ModelSim biex jissimula disinji ta' Microsemi SoC.
Dan il-kapitlu jinkludi r-rekwiżiti tas-softwer, passi li jiddeskrivu kif tikkumpila l-libreriji tal-Microsemi SoC FPGA, u informazzjoni oħra dwar is-setup għall-għodda ta' simulazzjoni li tuża.

Rekwiżiti tas-Software
L-informazzjoni f'din il-gwida tapplika għas-Software Microsemi Libero SoC v10.0 u aktar 'il fuq u s-simulaturi VHDL konformi mal-IEEE1076.
Barra minn hekk, din il-gwida fiha informazzjoni dwar l-użu tas-simulaturi ModelSim.
Għal informazzjoni speċifika dwar liema verżjonijiet jappoġġja dan ir-rilaxx, mur fis-sistema ta' appoġġ tekniku fuq il-Microsemi web sit (http://www.actel.com/custsup/search.html) u fittex il-kelma prinċipali terza persuna.

ModelSim
Peress li l-mogħdija tal-installazzjoni tvarja għal kull utent u għal kull installazzjoni, dan id-dokument juża $ALSDIR biex jindika l-post fejn huwa installat is-softwer. Jekk inti utent tal-Unix, sempliċement oħloq varjabbli tal-ambjent imsejħa ALSDIR u ssettja l-valur tagħha għall-mogħdija tal-installazzjoni. Jekk inti utent tal-Windows, ibdel $ALSDIR bil-mogħdija tal-installazzjoni fil-kmandi.
Uża l-proċedura li ġejja biex tikkumpila libreriji għas-simulaturi ModelSim. Ittajpja l-kmandi tal-UNIX fil-pront tal-UNIX. Ittajpja l-kmandi tal-Windows fuq il-linja tal-kmand tat-tieqa tat-Traskrizzjoni ModelSim.
Il-kmandi t'hawn taħt huma għal Windows. Biex il-kmandi jaħdmu għal UNIX, uża virgi oblikwi 'l quddiem minflok virgi oblikwi lura.

Din il-proċedura tikkompila librerija Microsemi VITAL fid-direttorju $ALSDIR\lib\vtl\95\mti. Biex il-libreriji VITAL jaħdmu sew, trid tikkompila l-mudelli tal-librerija FPGA.
Nota: Jekk diġà hemm direttorju MTI fid-direttorju $ALSDIR\lib\vtl\95, jista' jkun li jkun hemm libreriji kkumpilati, u jista' jkun li ma jkollokx bżonn twettaq il-proċedura li ġejja.

1. Oħloq librerija msejħa mti fid-direttorju $ALSDIR\lib\vtl\95.
2. Invoka s-simulatur ModelSim (Windows biss).
3. Ibdel għad-direttorju $ALSDIR\lib\vtl\95\mti. Daħħal il-kmand li ġej fil-pront: cd $ALSDIR\lib\vtl\95\mti
4. Oħloq librerija tal-familja. Daħħal il-kmand li ġej fil-pront: vlib
5. Immappja l-librerija VITAL mal- direttorju. Daħħal il-kmand li ġej fil-pront: vmap $ALSDIR\lib\vtl\95\mti\
6. Ikkompila l-libreriji VITAL tiegħek.
   vcom -xogħol ../ .vhd
   Per exampjiġifieri, biex tikkumpila l-librerija 40MX għas-simulatur tiegħek, ittajpja l-kmand li ġej: vcom -work a40mx ../40mx.vhd
7. (Mhux obbligatorju) Ikkumpila l-librerija tal-migrazzjoni. Agħmel dan il-pass biss jekk teħtieġ li tuża l-librerija tal-migrazzjoni. Ittajpja l-kmand li ġej fil-pront: vcom -work ../ _mig.vhd

Fluss tad-Disinn

Dan il-kapitolu jiddeskrivi l-fluss tad-disinn għas-simulazzjoni tad-disinji b'għodda ta' simulazzjoni konformi ma' VHDL VITAL.

Fluss tad-Disinn VHDL VITAL
Il-fluss tad-disinn VHDL VITAL għandu erba' passi ewlenin:

1. Oħloq Disinn
2. Implimenta Disinn
3. Programmazzjoni
4. Verifika tas-Sistema

It-taqsimiet li ġejjin jiddettaljaw dawn il-passi.

Oħloq Disinn
Matul il-ħolqien/verifika tad-disinn, disinn jinqabad f'sors VHDL ta' livell RTL (komportamentali) file.
Wara li taqbad id-disinn, tista' twettaq simulazzjoni tal-imġiba tal-VHDL file biex tivverifika li l-kodiċi VHDL huwa korrett. Il-kodiċi mbagħad jiġi sintetizzat f'netlist VHDL ta' livell ta' gate (strutturali). Wara s-sinteżi, tista 'twettaq simulazzjoni strutturali fakultattiva ta' qabel it-tqassim tad-disinn. Fl-aħħarnett, netlist EDIF hija ġġenerata għall-użu f'Libero SoC u netlist strutturali VHDL wara t-tqassim hija ġġenerata għal simulazzjoni ta 'ħin f'simulatur konformi ma' VHDL VITAL.

Dħul tas-Sors VHDL
Daħħal is-sors tad-disinn VHDL tiegħek billi tuża editur tat-test jew editur HDL sensittiv għall-kuntest. Is-sors tad-disinn VHDL tiegħek jista 'jkun fih kostruzzjonijiet ta' livell RTL, kif ukoll istanziazzjonijiet ta 'elementi strutturali, bħal cores ta' Libero SoC.

Simulazzjoni tal-Imġieba
Agħmel simulazzjoni komportamentali tad-disinn tiegħek qabel is-sintesi. Is-simulazzjoni komportamentali tivverifika l-funzjonalità tal-kodiċi VHDL tiegħek. Tipikament, tuża żero dewmien u bank tat-test VHDL standard biex issuq is-simulazzjoni. Irreferi għad-dokumentazzjoni inkluża mal-għodda ta' simulazzjoni tiegħek għal informazzjoni dwar kif twettaq simulazzjoni funzjonali.

Sinteżi
Wara li tkun ħolqot is-sors tad-disinn tal-VHDL tal-imġieba tiegħek, trid tisintetizzah. Sintesi tittrasforma l-VHDL tal-imġieba file f'netlist fil-livell tal-gate u jottimizza d-disinn għal teknoloġija fil-mira. Id-dokumentazzjoni inkluża mal-għodda tas-sintesi tiegħek fiha informazzjoni dwar kif twettaq is-sintesi tad-disinn.

Ġenerazzjoni Netlist EDIF
Wara li tkun ħloqt, sintetizzajt, u vverifikajt id-disinn tiegħek, is-softwer jiġġenera EDIF netlist għal place-and-route f'Libero SoC.
Din in-netlist EDIF tintuża wkoll biex tiġġenera netlist VHDL strutturali għall-użu fis-simulazzjoni strutturali.

Ġenerazzjoni Strutturali VHDL Netlist
Libero SoC jiġġenera netlist VHDL fil-livell tal-gate min-netlist EDIF tiegħek għall-użu fis-simulazzjoni strutturali ta' qabel it-tqassim wara s-sintesi.
Il- file huwa disponibbli fid-direttorju /synthesis jekk tixtieq twettaq is-simulazzjoni manwalment.
Simulazzjoni Strutturali
Agħmel simulazzjoni strutturali qabel ma tpoġġi u tirrotta. Is-simulazzjoni strutturali tivverifika l-funzjonalità tan-netlist VHDL strutturali ta' qabel it-tqassim wara s-sintesi tiegħek. Jintużaw dewmien tal-unità inklużi fil-libreriji Libero SoC VITAL ikkumpilati. Irreferi għad-dokumentazzjoni inkluża mal-għodda ta' simulazzjoni tiegħek għal informazzjoni dwar kif twettaq simulazzjoni strutturali.

Implimenta Disinn
Waqt l-implimentazzjoni tad-disinn, inti tpoġġi u tmexxi disinn billi tuża Libero SoC. Barra minn hekk, tista 'twettaq analiżi tal-ħin. Wara l-post u r-rotta, wettaq simulazzjoni ta' wara t-tqassim (ħin) b'simulatur konformi ma' VHDL VITAL.
Programmazzjoni
Ipprogramma apparat b'softwer u ħardwer ta' programmar minn Microsemi SoC jew sistema ta' programmar ta' parti terza appoġġjata. Irreferi għall-għajnuna online tal-programmatur għal informazzjoni dwar l-ipprogrammar ta' apparat Microsemi SoC.
Verifika tas-Sistema
Tista' twettaq verifika tas-sistema fuq apparat ipprogrammat bl-użu tal-għodda dijanjostika Silicon Explorer.
Irreferi għas-Silicon Explorer Quick Start għal informazzjoni dwar l-użu tas-Silicon Explorer.

Ġenerazzjoni ta' Netlists

Dan il-kapitolu jiddeskrivi l-proċeduri għall-ġenerazzjoni ta' netlists EDIF u VHDL strutturali.
Ġenerazzjoni ta' Netlist EDIF
Wara li taqbad l-iskematika tiegħek jew tisintetizza d-disinn tiegħek, iġġenera netlist EDIF mill-għodda tal-qbid jew sinteżi skematika tiegħek. Uża n-netlist EDIF għal post u rotta. Irreferi għad-dokumentazzjoni inkluża mal-għodda ta' qbid jew sintesi skematika tiegħek għal informazzjoni dwar il-ġenerazzjoni ta' netlist EDIF.
Ġenerazzjoni ta' Netlist VHDL Strutturali
Netlist VHDL strutturali fileL-s huma ġġenerati awtomatikament bħala parti mill-proġett Libero SoC tiegħek.
Tista' ssib in-netlist VHDL tiegħek files fid-direttorju /synthesis tal-proġett Libero tiegħek. Per example, jekk id-direttorju tal-proġett tiegħek jismu project1, allura netlist tiegħek files jinsabu f'/project1/synthesis.
Xi familji jippermettulek tesporta dawn files manwalment għall-użu f'għodod esterni. Jekk it-tagħmir tiegħek jappoġġja din il-karatteristika tista 'tesporta netlist files minn Għodda > Esportazzjoni > Netlist.

Simulazzjoni ma ModelSim

Dan il-kapitlu jiddeskrivi l-passi biex titwettaq simulazzjoni tal-imġiba, strutturali u tal-ħin bl-użu tas-simulatur ModelSim.
Il-proċeduri murija huma għall-PC. L-istess proċeduri ta' setup jaħdmu bl-istess mod għall-UNIX. Uża vireg oblikwi 'l quddiem minflok vireg oblikwi lura. Għall-PC, ittajpja kmandi fit-tieqa tal-MTI. Għall-UNIX, ittajpja kmandi f'tieqa tal-UNIX.

Simulazzjoni tal-Imġieba
Uża l-proċedura li ġejja biex twettaq simulazzjoni tal-imġiba ta' disinn. Irreferi għad-dokumentazzjoni
inkluża mal-għodda ta' simulazzjoni tiegħek għal aktar informazzjoni dwar kif twettaq simulazzjoni tal-imġiba.

1. Invoka s-simulatur ModelSim tiegħek. (PC biss)
2. Ibdel id-direttorju għad-direttorju tal-proġett tiegħek. Dan id-direttorju jrid jinkludi d-disinn VHDL tiegħek. files u testbench. Tip: cd
3. Immappja mal-Librerija. Jekk xi qlub huma istanzjati fis-sors VHDL tiegħek, ittajpja l-kmand li ġej biex timmappjahom mal-librerija VITAL ikkumpilata: vmap $ALSDIR\lib\vtl\95\mti\
   Biex tirreferi għall-librerija tal-familja fid-disinn VHDL tiegħek files, żid il-linji li ġejjin mad-disinn VHDL tiegħek files: librerija ; użu .komponenti.kollha;
4. Oħloq direttorju ta' "xogħol". Ittajpja: vlib work
5. Immarka għad-direttorju “work”. Ittajpja l-kmand li ġej: vmap work .\work
6. Agħmel simulazzjoni tal-imġiba tad-disinn tiegħek. Biex twettaq simulazzjoni tal-imġiba bl-użu tas-simulatur VSystem jew ModelSim tiegħek, ikkumpila d-disinn VHDL u t-testbench tiegħek. files u mexxi simulazzjoni. Għal disinji ġerarkiċi, ikkumpila l-blokki tad-disinn tal-livell aktar baxx qabel il-blokki tad-disinn tal-livell ogħla.

Il-kmandi li ġejjin juru kif tiġbor id-disinn VHDL u t-testbench files:
vcom -93 .vhd
vcom -93 .vhd

Biex tissimula d-disinn, ittajpja:
vsim
Per example:
vsim test_adder_behave
Il-par entità-arkitettura speċifikata mill-konfigurazzjoni bl-isem test_adder_behave fit-testbench se tiġi simulata. Jekk id-disinn tiegħek fih qalba PLL, uża riżoluzzjoni 1ps:
vsim -t ps
Per example:
vsim -t ps test_adder_behave

Simulazzjoni Strutturali
Uża l-proċedura li ġejja biex twettaq simulazzjoni strutturali.

1. Iġġenera netlist VHDL strutturali. Jekk qed tuża Synopsys Design Compiler, iġġenera netlist VHDL strutturali billi tuża din l-għodda.
   Jekk qed tuża għodod oħra ta' sinteżi, iġġenera VHDL fil-livell tal-gate min-netlist EDIF tiegħek billi tuża l- file iġġenerat awtomatikament fil-proġett tiegħek. Xi familji tad-disinn jgħinuk biex tiġġenera l- files direttament mill-għodda > Esportazzjoni > menu Netlist.
   Nota: Il-VHDL iġġenerat juża std_logic għall-portijiet kollha. Il-portijiet tal-bus se jkunu fl-istess ordni ta' bits kif jidhru fin-netlist tal-EDIF.
2. Immappja mal-librerija VITAL. Mexxi l-kmand li ġej biex timmappja l-librerija VITAL ikkumpilata.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Ikkompila n-netlist strutturali. Ikkompila d-disinn VHDL u t-testbench tiegħek. files. Il-kmandi li ġejjin juru kif tiġbor id-disinn VHDL u t-testbench files:
   vcom -eżatt e -93 .vhd
   vcom -sempliċement -93 .vhd
   vcom .vhd
   Nota: L-ewwel, l-applikazzjoni tikkompila l-entitajiet. Imbagħad, tikkompila l-arkitetturi, kif meħtieġ għal netlists VHDL miktuba minn xi għodod.
4. Mexxi s-simulazzjoni strutturali. Biex tissimula d-disinn tiegħek, ittajpja: vsim
   Per example: vsim test_adder_structure
   Il-par entità-arkitettura speċifikat mill-konfigurazzjoni bl-isem test_adder_structure fit-testbench se jiġi simulat.
   Jekk id-disinn tiegħek fih qalba PLL, uża riżoluzzjoni ta' 1ps: vsim -t ps
   Per example: vsim -t ps test_adder_structure

Simulazzjoni tal-ħin
Biex twettaq simulazzjoni tal-ħin:

1. Jekk għadek ma għamiltx hekk, annota d-disinn tiegħek b'mod retrospettiv u oħloq il-bank tat-test tiegħek.
2. Biex twettaq simulazzjoni tal-ħin bl-użu tas-simulatur V-System jew ModelSim tiegħek, ikkumpila d-disinn VHDL u t-testbench tiegħek. files, jekk ma jkunux diġà ġew ikkumpilati għal simulazzjoni strutturali, u mexxi simulazzjoni. Il-kmandi li ġejjin juru kif tiġbor id-disinn VHDL u t-testbench files:
   vcom -eżatt e -93 .vhd
   vcom -sempliċement -93 .vhd
   vcom .vhd
   Nota: It-twettiq tal-passi preċedenti jikkompila l-entitajiet l-ewwel u mbagħad l-arkitetturi, kif meħtieġ għal netlists VHDL miktuba minn xi għodod.
3. Mexxi s-simulazzjoni tal-annotazzjoni b'lura billi tuża l-informazzjoni tal-ħin fl-SDF file. Tip: vsim -sdf[max|typ|min] / = .sdf -c
   Il- għażla tispeċifika r-reġjun (jew mogħdija) għal istanza f'disinn fejn tibda l-annotazzjoni lura. Tista' tużaha biex tispeċifika istanza ta' FPGA partikolari f'disinn ta' sistema akbar jew bank tat-test li tixtieq taqbad lura. Per example: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   F'dan example, l-entità li żżid l-entità ġiet instanzjata bħala istanza "uut" fit-testbench. Il-par entità-arkitettura speċifikata mill-konfigurazzjoni msejħa “test_adder_structural” fit-testbench se tkun simulata bl-użu tad-dewmien massimu speċifikat fl-SDF file.
   Jekk id-disinn tiegħek fih qalba PLL, uża riżoluzzjoni ta' 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Per example: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A – Appoġġ għall-Prodott

Microsemi SoC Products Group jappoġġja l-prodotti tiegħu b’diversi servizzi ta’ appoġġ, inkluż Customer Service, Customer Technical Support Center, a websit, posta elettronika, u uffiċċji tal-bejgħ madwar id-dinja.
Dan l-appendiċi fih informazzjoni dwar kif tikkuntattja lill-Microsemi SoC Products Group u tuża dawn is-servizzi ta’ appoġġ.

Servizz tal-Klijent
Ikkuntattja lis-Servizz tal-Klijent għal appoġġ mhux tekniku tal-prodott, bħall-ipprezzar tal-prodott, titjib tal-prodott, informazzjoni ta’ aġġornament, status tal-ordni, u awtorizzazzjoni.
Mill-Amerika ta' Fuq, ċempel 800.262.1060
Mill-bqija tad-dinja, ċempel 650.318.4460
Fax, minn kullimkien fid-dinja, 408.643.6913

Ċentru ta' Appoġġ Tekniku tal-Klijent
Il-Grupp tal-Prodotti Microsemi SoC jimla ċ-Ċentru tal-Appoġġ Tekniku għall-Klijenti tiegħu b'inġiniera tas-sengħa li jistgħu jgħinuk twieġeb il-mistoqsijiet tiegħek dwar il-ħardwer, is-softwer, u d-disinn dwar il-Prodotti Microsemi SoC. Iċ-Ċentru tal-Appoġġ Tekniku għall-Klijenti jqatta' ħafna ħin joħloq noti tal-applikazzjoni, tweġibiet għal mistoqsijiet komuni dwar iċ-ċiklu tad-disinn, dokumentazzjoni ta' kwistjonijiet magħrufa, u diversi FAQs. Għalhekk, qabel ma tikkuntattjana, jekk jogħġbok żur ir-riżorsi online tagħna. X'aktarx li diġà weġibna l-mistoqsijiet tiegħek.

Appoġġ Tekniku
Żur l-Appoġġ għall-Klijent websit (www.microsemi.com/soc/support/search/default.aspx) għal aktar informazzjoni u appoġġ. Ħafna tweġibiet disponibbli fuq it-tiftix web riżorsi jinkludu dijagrammi, illustrazzjonijiet, u links għal riżorsi oħra fuq il- websit.

Websit
Tista' tfittex varjetà ta' informazzjoni teknika u mhux teknika fuq il-paġna ewlenija tas-SoC, fuq www.microsemi.com/soc.

Tikkuntattja liċ-Ċentru ta' Appoġġ Tekniku tal-Klijent
Inġiniera b'ħiliet għolja persunal iċ-Ċentru ta 'Appoġġ Tekniku. Iċ-Ċentru ta' Appoġġ Tekniku jista' jiġi kkuntattjat bl-email jew permezz tal-Microsemi SoC Products Group websit.
Email
Tista' tikkomunika l-mistoqsijiet tekniċi tiegħek fl-indirizz elettroniku tagħna u tirċievi tweġibiet lura bl-email, bil-faks jew bit-telefon. Ukoll, jekk għandek problemi ta 'disinn, tista' tibgħat email id-disinn tiegħek files biex jirċievu assistenza.
Aħna nissorveljaw kontinwament il-kont tal-email matul il-ġurnata. Meta tibgħat it-talba tiegħek lilna, jekk jogħġbok kun żgur li tinkludi l-isem sħiħ tiegħek, l-isem tal-kumpanija, u l-informazzjoni ta 'kuntatt tiegħek għall-ipproċessar effiċjenti tat-talba tiegħek.
L-indirizz elettroniku tal-appoġġ tekniku huwa soc_tech@microsemi.com.

Il-Każijiet Tiegħi
Il-klijenti tal-Microsemi SoC Products Group jistgħu jissottomettu u jsegwu każijiet tekniċi onlajn billi jmorru fil-Każijiet Tiegħi.
Barra l-Istati Uniti
Klijenti li jeħtieġu assistenza barra miż-żoni tal-ħin tal-Istati Uniti jistgħu jew jikkuntattjaw l-appoġġ tekniku permezz tal-email (soc_tech@microsemi.com) jew ikkuntattja uffiċċju tal-bejgħ lokali. Listi tal-uffiċċju tal-bejgħ jistgħu jinstabu fuq www.microsemi.com/soc/company/contact/default.aspx.

Appoġġ Tekniku ITAR
Għal appoġġ tekniku fuq FPGAs RH u RT li huma regolati mir-Regolamenti Internazzjonali tat-Traffiku fl-Armi (ITAR), ikkuntattjana permezz soc_tech_itar@microsemi.com. Alternattivament, fi ħdan il-Każijiet Tiegħi, agħżel Iva fil-lista drop-down ITAR. Għal lista kompluta ta' Microsemi FPGAs regolati mill-ITAR, żur l-ITAR web paġna.

Kwartieri Ġenerali Korporattivi Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
Fl-Istati Uniti: +1 949-380-6100
Bejgħ: +1 949-380-6136
Fax: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) toffri portafoll komprensiv ta 'soluzzjonijiet semikondutturi għal: aerospazjali, difiża u sigurtà; intrapriża u komunikazzjonijiet; u s-swieq tal-enerġija industrijali u alternattivi. Il-prodotti jinkludu apparati analogi u RF ta 'prestazzjoni għolja u ta' affidabbiltà għolja, ċirkwiti integrati ta 'sinjali mħallta u RF, SoCs customizable, FPGAs, u sottosistemi kompluti. Microsemi għandha kwartjieri ġenerali f'Aliso Viejo, Calif. Tgħallem aktar fuq www.microsemi.com.

© 2012 Microsemi Corporation. Id-drittijiet kollha riżervati. Microsemi u l-logo Microsemi huma trademarks ta’ Microsemi Corporation. It-trademarks u l-marki tas-servizz l-oħra kollha huma l-proprjetà tas-sidien rispettivi tagħhom.
5-57-9006-12/11.12

Dokumenti / Riżorsi

Microchip VHDL VITAL SoC Design Suite Verżjonijiet [pdfGwida għall-Utent Verżjonijiet 2024.2 sa 12.0, VHDL VITAL SoC Design Suite Verżjonijiet, VHDL VITAL, SoC Design Suite Verżjonijiet, Verżjonijiet Suite, Verżjonijiet

Referenzi

• Manwal għall-Utent