VHDL VITAL™
ការណែនាំអំពីការក្លែងធ្វើ

សេចក្តីផ្តើម

ការណែនាំអំពីការក្លែងធ្វើ VHDL Vital Vital នេះមានព័ត៌មានអំពីការប្រើប្រាស់ ModelSim ដើម្បីក្លែងធ្វើការរចនាសម្រាប់ឧបករណ៍ Microsemi SoC ។ សូមមើលជំនួយលើអ៊ីនធឺណិតសម្រាប់ព័ត៌មានបន្ថែមអំពីការប្រើកម្មវិធី SoC ។
សូមមើលឯកសារដែលរួមបញ្ចូលជាមួយម៉ាស៊ីនក្លែងធ្វើរបស់អ្នក សម្រាប់ព័ត៌មានអំពីការអនុវត្តការក្លែងធ្វើ។

ការសន្មត់ឯកសារ
ឯកសារនេះសន្មត់ដូចខាងក្រោមៈ

1. អ្នកបានដំឡើងកម្មវិធី Libero SoC។ ឯកសារនេះគឺសម្រាប់កម្មវិធី Libero SoC v10.0 និងខ្ពស់ជាងនេះ។ សម្រាប់កំណែមុនរបស់កម្មវិធី សូមមើល មគ្គុទ្ទេសក៍ការក្លែងធ្វើសំខាន់ VHDL កេរ្តិ៍ដំណែល.
2. អ្នកបានដំឡើងម៉ាស៊ីនក្លែងធ្វើ VHDL VITAL របស់អ្នក។
3. អ្នកស៊ាំជាមួយស្ថានីយការងារ និងប្រព័ន្ធប្រតិបត្តិការ UNIX ឬជាមួយកុំព្យូទ័រ និងបរិស្ថានប្រតិបត្តិការ Windows ។
4. អ្នកធ្លាប់ស្គាល់ស្ថាបត្យកម្ម FPGA និងកម្មវិធីរចនា FPGA ។

អនុសញ្ញាឯកសារ
ឯកសារនេះប្រើអថេរខាងក្រោម៖

• បណ្ណាល័យគ្រួសារ FPGA ត្រូវបានបង្ហាញជា . ជំនួសអថេរគ្រួសារ FPGA ដែលចង់បានជាមួយគ្រួសារឧបករណ៍តាមតម្រូវការ។ សម្រាប់អតីតample: vcom -work .vhd
• បណ្ណាល័យ VHDL ដែលបានចងក្រងត្រូវបានបង្ហាញជា . ជំនួស សម្រាប់អថេរគ្រួសារ VHDL ដែលចង់បានតាមតម្រូវការ។ ភាសា VHDL តម្រូវឱ្យឈ្មោះបណ្ណាល័យចាប់ផ្តើមដោយតួអក្សរអាល់ហ្វា។

ជំនួយតាមអ៊ីនធឺណិត
កម្មវិធី Microsemi SoC ភ្ជាប់មកជាមួយជំនួយតាមអ៊ីនធឺណិត។ ជំនួយលើអ៊ីនធឺណិតជាក់លាក់ចំពោះឧបករណ៍កម្មវិធីនីមួយៗអាចរកបានពីម៉ឺនុយជំនួយ។

រៀបចំ

ជំពូកនេះមានព័ត៌មានអំពីការដំឡើង ModelSim simulator ដើម្បីក្លែងធ្វើការរចនា Microsemi SoC ។
ជំពូកនេះរួមបញ្ចូលទាំងតម្រូវការផ្នែកទន់ ជំហានពិពណ៌នាអំពីរបៀបចងក្រងបណ្ណាល័យ Microsemi SoC FPGA និងព័ត៌មានការដំឡើងផ្សេងទៀតសម្រាប់ឧបករណ៍ក្លែងធ្វើដែលអ្នកប្រើ។

តម្រូវការកម្មវិធី
ព័ត៌មាននៅក្នុងការណែនាំនេះអនុវត្តចំពោះកម្មវិធី Microsemi Libero SoC Software v10.0 និងខ្ពស់ជាងនេះ និងឧបករណ៍ក្លែងធ្វើ VHDL ដែលអនុលោមតាម IEEE1076 ។
លើសពីនេះ មគ្គុទ្ទេសក៍នេះមានព័ត៌មានអំពីការប្រើម៉ាស៊ីនក្លែងធ្វើ ModelSim ។
សម្រាប់ព័ត៌មានជាក់លាក់អំពីកំណែដែលការចេញផ្សាយនេះគាំទ្រ សូមចូលទៅកាន់ប្រព័ន្ធគាំទ្របច្ចេកទេសនៅលើ Microsemi web គេហទំព័រ (http://www.actel.com/custsup/search.html) ហើយស្វែងរកពាក្យគន្លឹះភាគីទីបី។

ម៉ូដែលស៊ីម
ដោយសារផ្លូវដំឡើងខុសគ្នាសម្រាប់អ្នកប្រើប្រាស់នីមួយៗ និងការដំឡើងនីមួយៗ ឯកសារនេះប្រើ $ALSDIR ដើម្បីចង្អុលបង្ហាញទីតាំងដែលកម្មវិធីត្រូវបានដំឡើង។ ប្រសិនបើអ្នកជាអ្នកប្រើប្រាស់យូនីក អ្នកគ្រាន់តែបង្កើតអថេរបរិស្ថានមួយហៅថា ALSDIR ហើយកំណត់តម្លៃរបស់វាទៅផ្លូវដំឡើង។ ប្រសិនបើអ្នកជាអ្នកប្រើប្រាស់វីនដូ សូមជំនួស $ALSDIR ជាមួយនឹងផ្លូវដំឡើងនៅក្នុងពាក្យបញ្ជា។
ប្រើនីតិវិធីខាងក្រោមដើម្បីចងក្រងបណ្ណាល័យសម្រាប់កម្មវិធីត្រាប់តាម ModelSim ។ វាយពាក្យបញ្ជា UNIX នៅប្រអប់បញ្ចូល UNIX ។ វាយពាក្យបញ្ជា Windows នៅលើបន្ទាត់ពាក្យបញ្ជានៃបង្អួច ModelSim Transcript ។
ពាក្យបញ្ជាខាងក្រោមគឺសម្រាប់ Windows ។ ដើម្បីធ្វើឱ្យពាក្យបញ្ជាដំណើរការសម្រាប់ UNIX សូមប្រើសញ្ញាថយក្រោយជំនួសឱ្យសញ្ញាថយក្រោយ។

នីតិវិធីនេះចងក្រងបណ្ណាល័យ Microsemi VITAL នៅក្នុងថត $ALSDIR\lib\vtl\95\mti ។ អ្នកត្រូវតែចងក្រងគំរូបណ្ណាល័យ FPGA សម្រាប់បណ្ណាល័យ VITAL ដើម្បីដំណើរការបានត្រឹមត្រូវ។
ចំណាំ៖ ប្រសិនបើមានថត MTI រួចហើយនៅក្នុងថត $ALSDIR\lib\vtl\95 បណ្ណាល័យដែលបានចងក្រងអាចមានវត្តមាន ហើយអ្នកប្រហែលជាមិនចាំបាច់ធ្វើនីតិវិធីខាងក្រោមទេ។

1. បង្កើតបណ្ណាល័យមួយដែលមានឈ្មោះថា mti នៅក្នុងថត $ALSDIR\lib\vtl\95 ។
2. ហៅកម្មវិធីត្រាប់តាម ModelSim (សម្រាប់តែ Windows)។
3. ប្តូរទៅថត $ALSDIR\lib\vtl\95\mti ។ បញ្ចូលពាក្យបញ្ជាខាងក្រោមតាមប្រអប់បញ្ចូល៖ cd $ALSDIR\lib\vtl\95\mti
4. បង្កើត ក បណ្ណាល័យគ្រួសារ។ បញ្ចូលពាក្យបញ្ជាខាងក្រោមនៅប្រអប់បញ្ចូល៖ vlib
5. គូសផែនទីបណ្ណាល័យ VITAL ទៅ ថត។ បញ្ចូលពាក្យបញ្ជាខាងក្រោមនៅប្រអប់បញ្ចូល: vmap $ALSDIR\lib\vtl\95\mti\
6. ចងក្រងបណ្ណាល័យ VITAL របស់អ្នក។
   vcom - ការងារ ../ .vhd
   សម្រាប់អតីតample ដើម្បីចងក្រងបណ្ណាល័យ 40MX សម្រាប់ក្លែងធ្វើរបស់អ្នក សូមវាយពាក្យបញ្ជាខាងក្រោម៖ vcom -work a40mx ../40mx.vhd
7. (ជាជម្រើស) ចងក្រងបណ្ណាល័យការផ្លាស់ទីលំនៅ។ អនុវត្ត​ជំហាន​នេះ​តែ​ប៉ុណ្ណោះ​ប្រសិន​បើ​អ្នក​ត្រូវ​ការ​ប្រើ​បណ្ណាល័យ​ការ​ផ្លាស់​ប្តូរ។ វាយពាក្យបញ្ជាខាងក្រោមនៅប្រអប់បញ្ចូល៖ vcom -work ../ _mig.vhd

លំហូររចនា

ជំពូកនេះពិពណ៌នាអំពីលំហូរនៃការរចនាសម្រាប់ការក្លែងធ្វើការរចនាជាមួយនឹងឧបករណ៍ក្លែងធ្វើដែលអនុលោមតាម VHDL VITAL ។

លំហូររចនា VHDL VITAL
លំហូរនៃការរចនា VHDL VITAL មានជំហានសំខាន់ៗចំនួនបួន៖

1. បង្កើតការរចនា
2. អនុវត្តការរចនា
3. ការសរសេរកម្មវិធី
4. ការផ្ទៀងផ្ទាត់ប្រព័ន្ធ

ផ្នែកខាងក្រោមរៀបរាប់លម្អិតអំពីជំហានទាំងនេះ។

បង្កើតការរចនា
កំឡុងពេលបង្កើត/ផ្ទៀងផ្ទាត់ការរចនា ការរចនាត្រូវបានថតនៅក្នុងប្រភព VHDL កម្រិត RTL (អាកប្បកិរិយា) file.
បន្ទាប់ពីចាប់យកការរចនា អ្នកអាចអនុវត្តការក្លែងធ្វើអាកប្បកិរិយានៃ VHDL file ដើម្បីផ្ទៀងផ្ទាត់ថាលេខកូដ VHDL ត្រឹមត្រូវ។ បន្ទាប់មកលេខកូដត្រូវបានសំយោគទៅក្នុងបញ្ជី netlist VHDL កម្រិតច្រកទ្វារ (រចនាសម្ព័ន្ធ) ។ បន្ទាប់ពីការសំយោគ អ្នកអាចអនុវត្តការក្លែងធ្វើរចនាសម្ព័ន្ធជាមុនជាជម្រើសនៃការរចនា។ ជាចុងក្រោយ បញ្ជីសំណាញ់ EDIF ត្រូវបានបង្កើតឡើងសម្រាប់ប្រើប្រាស់នៅក្នុង Libero SoC ហើយបញ្ជីរចនាសម្ព័ន្ធក្រោយប្លង់ VHDL ត្រូវបានបង្កើតសម្រាប់ការក្លែងធ្វើការកំណត់ពេលវេលានៅក្នុងម៉ាស៊ីនក្លែងធ្វើដែលអនុលោមតាម VHDL VITAL ។

ការបញ្ចូលប្រភព VHDL
បញ្ចូលប្រភពរចនា VHDL របស់អ្នកដោយប្រើកម្មវិធីនិពន្ធអត្ថបទ ឬកម្មវិធីនិពន្ធ HDL ដែលប្រកាន់បរិបទ។ ប្រភពនៃការរចនា VHDL របស់អ្នកអាចមានរចនាសម្ព័ន្ធកម្រិត RTL ក៏ដូចជាការធ្វើឱ្យទាន់សម័យនៃធាតុរចនាសម្ព័ន្ធដូចជា Libero SoC cores ជាដើម។

ការក្លែងធ្វើអាកប្បកិរិយា
អនុវត្តការក្លែងធ្វើអាកប្បកិរិយានៃការរចនារបស់អ្នកមុនពេលសំយោគ។ ការក្លែងធ្វើឥរិយាបថផ្ទៀងផ្ទាត់មុខងារនៃកូដ VHDL របស់អ្នក។ ជាធម្មតា អ្នកប្រើការពន្យាពេលសូន្យ និងកៅអីសាកល្បង VHDL ស្តង់ដារ ដើម្បីជំរុញការក្លែងធ្វើ។ សូមមើលឯកសារដែលរួមបញ្ចូលជាមួយឧបករណ៍ក្លែងធ្វើរបស់អ្នកសម្រាប់ព័ត៌មានអំពីការអនុវត្តការក្លែងធ្វើមុខងារ។

សំយោគ
បន្ទាប់ពីអ្នកបានបង្កើតប្រភពរចនា VHDL អាកប្បកិរិយារបស់អ្នក អ្នកត្រូវតែសំយោគវា។ ការសំយោគបំប្លែង VHDL អាកប្បកិរិយា file ចូលទៅក្នុងបញ្ជីបណ្តាញកម្រិតច្រកទ្វារ និងបង្កើនប្រសិទ្ធភាពការរចនាសម្រាប់បច្ចេកវិទ្យាគោលដៅ។ ឯកសារដែលបានរួមបញ្ចូលជាមួយឧបករណ៍សំយោគរបស់អ្នកមានព័ត៌មានអំពីការអនុវត្តការសំយោគការរចនា។

ជំនាន់ EDIF Netlist
បន្ទាប់ពីអ្នកបានបង្កើត សំយោគ និងផ្ទៀងផ្ទាត់ការរចនារបស់អ្នក កម្មវិធីនឹងបង្កើតបញ្ជី EDIF សម្រាប់កន្លែង និងផ្លូវនៅក្នុង Libero SoC ។
បញ្ជីសំណាញ់ EDIF នេះក៏ត្រូវបានប្រើដើម្បីបង្កើតបញ្ជីបណ្តាញ VHDL រចនាសម្ព័ន្ធសម្រាប់ប្រើក្នុងការក្លែងធ្វើរចនាសម្ព័ន្ធ។

ការបង្កើតបញ្ជី VHDL រចនាសម្ព័ន្ធ
Libero SoC បង្កើតបញ្ជីរ VHDL កម្រិតច្រកទ្វារពីបញ្ជី EDIF របស់អ្នកសម្រាប់ប្រើក្នុងការក្លែងធ្វើរចនាសម្ព័ន្ធក្រោយការសំយោគ។
នេះ។ file មាននៅក្នុងថត /synthesis ប្រសិនបើអ្នកចង់អនុវត្តការក្លែងធ្វើដោយដៃ។
ការក្លែងធ្វើរចនាសម្ព័ន្ធ
អនុវត្តការក្លែងធ្វើរចនាសម្ព័ន្ធមុនពេលដាក់ និងកំណត់ផ្លូវ។ ការក្លែងធ្វើរចនាសម្ព័ន្ធផ្ទៀងផ្ទាត់មុខងារនៃបញ្ជីរចនាសម្ព័ន្ធ VHDL មុនការសំយោគក្រោយការសំយោគរបស់អ្នក។ ការពន្យារពេលឯកតារួមបញ្ចូលនៅក្នុងបណ្ណាល័យ Libero SoC VITAL ដែលបានចងក្រងត្រូវបានប្រើ។ សូមមើលឯកសារដែលរួមបញ្ចូលជាមួយឧបករណ៍ក្លែងធ្វើរបស់អ្នកសម្រាប់ព័ត៌មានអំពីការអនុវត្តការក្លែងធ្វើរចនាសម្ព័ន្ធ។

អនុវត្តការរចនា
កំឡុងពេលអនុវត្តការរចនា អ្នកដាក់ និងដឹកនាំការរចនាដោយប្រើ Libero SoC។ លើសពីនេះទៀត អ្នកអាចធ្វើការវិភាគពេលវេលា។ បន្ទាប់ពីទីកន្លែង និងផ្លូវ អនុវត្តការក្លែងធ្វើប្លង់ក្រោយ (ការកំណត់ពេលវេលា) ជាមួយនឹងម៉ាស៊ីនក្លែងធ្វើស្របតាម VHDL VITAL ។
ការសរសេរកម្មវិធី
សរសេរកម្មវិធីឧបករណ៍ជាមួយកម្មវិធីសរសេរកម្មវិធី និងផ្នែករឹងពី Microsemi SoC ឬប្រព័ន្ធសរសេរកម្មវិធីភាគីទីបីដែលគាំទ្រ។ សូមមើលជំនួយអ្នកសរសេរកម្មវិធីតាមអ៊ីនធឺណិតសម្រាប់ព័ត៌មានអំពីការសរសេរកម្មវិធីឧបករណ៍ Microsemi SoC ។
ការផ្ទៀងផ្ទាត់ប្រព័ន្ធ
អ្នកអាចធ្វើការផ្ទៀងផ្ទាត់ប្រព័ន្ធនៅលើឧបករណ៍ដែលមានកម្មវិធីដោយប្រើឧបករណ៍វិភាគ Silicon Explorer ។
សូមមើល Silicon Explorer Quick Start សម្រាប់ព័ត៌មានអំពីការប្រើប្រាស់ Silicon Explorer ។

ការបង្កើត Netlists

ជំពូកនេះពិពណ៌នាអំពីនីតិវិធីសម្រាប់ការបង្កើត EDIF និងបញ្ជីបណ្តាញ VHDL រចនាសម្ព័ន្ធ។
ការបង្កើត EDIF Netlist
បន្ទាប់ពីចាប់យក schematic ឬសំយោគការរចនារបស់អ្នក បង្កើត EDIF netlist ពីឧបករណ៍ចាប់យក schematic ឬ synthesis របស់អ្នក។ ប្រើបញ្ជី EDIF សម្រាប់ទីតាំង និងផ្លូវ។ សូមមើលឯកសារដែលរួមបញ្ចូលជាមួយឧបករណ៍ចាប់យក ឬឧបករណ៍សំយោគរបស់អ្នកសម្រាប់ព័ត៌មានអំពីការបង្កើតបញ្ជី EDIF ។
ការបង្កើតបញ្ជី VHDL រចនាសម្ព័ន្ធ
បញ្ជីបណ្តាញ VHDL រចនាសម្ព័ន្ធ files ត្រូវបានបង្កើតដោយស្វ័យប្រវត្តិជាផ្នែកនៃគម្រោង Libero SoC របស់អ្នក។
អ្នកអាចស្វែងរកបញ្ជី VHDL របស់អ្នក។ files នៅក្នុងថត / សំយោគនៃគម្រោង Libero របស់អ្នក។ សម្រាប់អតីតampដូច្នេះ ប្រសិនបើ​ថត​គម្រោង​របស់​អ្នក​ត្រូវ​បាន​ដាក់​ឈ្មោះ​ថា project1 នោះ​បញ្ជី​សុទ្ធ​របស់​អ្នក។ files មាននៅក្នុង /project1/synthesis។
គ្រួសារខ្លះអាចឱ្យអ្នកនាំចេញវត្ថុទាំងនេះបាន។ files ដោយដៃសម្រាប់ប្រើក្នុងឧបករណ៍ខាងក្រៅ។ ប្រសិនបើឧបករណ៍របស់អ្នកគាំទ្រមុខងារនេះ អ្នកអាចនាំចេញបញ្ជីសុទ្ធ files ពី ឧបករណ៍ > នាំចេញ > បញ្ជីសុទ្ធ។

ការក្លែងធ្វើជាមួយ ModelSim

ជំពូកនេះពិពណ៌នាអំពីជំហានដើម្បីអនុវត្តការក្លែងធ្វើអាកប្បកិរិយា រចនាសម្ព័ន្ធ និងពេលវេលាដោយប្រើម៉ាស៊ីនក្លែងធ្វើ ModelSim ។
នីតិវិធីដែលបានបង្ហាញគឺសម្រាប់កុំព្យូទ័រ។ នីតិវិធីនៃការដំឡើងដូចគ្នាដំណើរការដូចគ្នាសម្រាប់ UNIX ។ ប្រើសញ្ញាថយក្រោយជំនួសឱ្យសញ្ញាថយក្រោយ។ សម្រាប់កុំព្យូទ័រ សូមវាយពាក្យបញ្ជាទៅក្នុងបង្អួច MTI ។ សម្រាប់យូនីក វាយពាក្យបញ្ជាទៅក្នុងបង្អួចយូនីក។

ការក្លែងធ្វើអាកប្បកិរិយា
ប្រើនីតិវិធីខាងក្រោមដើម្បីអនុវត្តការក្លែងធ្វើអាកប្បកិរិយានៃការរចនា។ យោងទៅឯកសារ
រួមបញ្ចូលជាមួយឧបករណ៍ក្លែងធ្វើរបស់អ្នកសម្រាប់ព័ត៌មានបន្ថែមអំពីការអនុវត្តការក្លែងធ្វើអាកប្បកិរិយា។

1. ហៅកម្មវិធីត្រាប់តាម ModelSim របស់អ្នក។ (សម្រាប់តែកុំព្យូទ័រប៉ុណ្ណោះ)
2. ផ្លាស់ប្តូរថតឯកសារទៅថតគម្រោងរបស់អ្នក។ ថតនេះត្រូវតែរួមបញ្ចូលការរចនា VHDL របស់អ្នក។ files និង testbench ។ ប្រភេទ៖ ស៊ីឌី
3. ផែនទីទៅបណ្ណាល័យ។ ប្រសិនបើស្នូលណាមួយត្រូវបានបញ្ចូលភ្លាមៗនៅក្នុងប្រភព VHDL របស់អ្នក សូមវាយពាក្យបញ្ជាខាងក្រោមដើម្បីផ្គូផ្គងពួកវាទៅបណ្ណាល័យ VITAL ដែលបានចងក្រង៖ vmap $ALSDIR\lib\vtl\95\mti\
   ដើម្បីយោងបណ្ណាល័យគ្រួសារនៅក្នុងការរចនា VHDL របស់អ្នក។ files បន្ថែមបន្ទាត់ខាងក្រោមទៅការរចនា VHDL របស់អ្នក។ files: បណ្ណាល័យ ; ប្រើ .components.all;
4. បង្កើតថតឯកសារ "ការងារ" ។ ប្រភេទ៖ ការងារ vlib
5. ផែនទីទៅថត "ការងារ" ។ វាយពាក្យបញ្ជាខាងក្រោម៖ vmap work .\work
6. អនុវត្តការក្លែងធ្វើអាកប្បកិរិយានៃការរចនារបស់អ្នក។ ដើម្បីអនុវត្តការក្លែងធ្វើអាកប្បកិរិយាដោយប្រើ VSystem ឬ ModelSim simulator របស់អ្នក ចងក្រងការរចនា VHDL និង testbench របស់អ្នក។ files និងដំណើរការការក្លែងធ្វើ។ សម្រាប់ការរចនាតាមឋានានុក្រម ចងក្រងប្លុករចនាកម្រិតទាប មុនពេលប្លុករចនាកម្រិតខ្ពស់។

ពាក្យបញ្ជាខាងក្រោមបង្ហាញពីរបៀបចងក្រង VHDL design និង testbench files:
vcom -93 .vhd
vcom -93 .vhd

ដើម្បីក្លែងធ្វើការរចនា សូមវាយ៖
វីស៊ីម
សម្រាប់អតីតampលេ៖
vsim test_adder_behave
គូស្ថាបត្យកម្ម entity-architecture ដែលបានបញ្ជាក់ដោយការកំណត់ដែលមានឈ្មោះ test_adder_behave នៅក្នុង testbench នឹងត្រូវបានក្លែងធ្វើ។ ប្រសិនបើការរចនារបស់អ្នកមានស្នូល PLL សូមប្រើដំណោះស្រាយ 1ps៖
vsim -t ps
សម្រាប់អតីតampលេ៖
vsim -t ps test_adder_behave

ការក្លែងធ្វើរចនាសម្ព័ន្ធ
ប្រើនីតិវិធីខាងក្រោមដើម្បីអនុវត្តការក្លែងធ្វើរចនាសម្ព័ន្ធ។

1. បង្កើតបញ្ជី VHDL រចនាសម្ព័ន្ធ។ ប្រសិនបើអ្នកកំពុងប្រើ Synopsys Design Compiler បង្កើតបញ្ជីរ VHDL រចនាសម្ព័ន្ធដោយប្រើឧបករណ៍នេះ។
   ប្រសិនបើអ្នកកំពុងប្រើឧបករណ៍សំយោគផ្សេងទៀត បង្កើត VHDL កម្រិតច្រកចេញពីបញ្ជី EDIF របស់អ្នកដោយប្រើ file បង្កើតដោយស្វ័យប្រវត្តិនៅក្នុងគម្រោងរបស់អ្នក។ គ្រួសាររចនាមួយចំនួនអនុញ្ញាតឱ្យអ្នកបង្កើត files ដោយផ្ទាល់ពី ឧបករណ៍> នាំចេញ> បញ្ជី សុទ្ធ។
   ចំណាំ៖ VHDL ដែលបានបង្កើតប្រើ std_logic សម្រាប់ច្រកទាំងអស់។ ច្រកឡានក្រុងនឹងស្ថិតក្នុងលំដាប់ប៊ីតដូចគ្នា ដូចដែលវាបង្ហាញក្នុងបញ្ជី EDIF ។
2. ផែនទីទៅបណ្ណាល័យ VITAL ។ ដំណើរការពាក្យបញ្ជាខាងក្រោមដើម្បីគូសផែនទីបណ្ណាល័យ VITAL ដែលបានចងក្រង។
   vmap $ALSDIR\lib\vtl\95\mti\
3. ចងក្រងបញ្ជីបណ្តាញរចនាសម្ព័ន្ធ។ ចងក្រងការរចនា VHDL និង testbench របស់អ្នក។ fileស. ពាក្យបញ្ជាខាងក្រោមបង្ហាញពីរបៀបចងក្រង VHDL design និង testbench files:
   vcom -just e -93 .vhd
   vcom -គ្រាន់តែជា -93 .vhd
   vcom .vhd
   ចំណាំ៖ ទីមួយកម្មវិធីចងក្រងអង្គភាព។ បន្ទាប់មក វាចងក្រងស្ថាបត្យកម្ម តាមតម្រូវការសម្រាប់បញ្ជីបណ្តាញ VHDL ដែលសរសេរដោយឧបករណ៍មួយចំនួន។
4. ដំណើរការការក្លែងធ្វើរចនាសម្ព័ន្ធ។ ដើម្បីក្លែងធ្វើការរចនារបស់អ្នក សូមវាយ៖ vsim
   សម្រាប់អតីតample: vsim test_adder_structure
   គូស្ថាបត្យកម្ម entity-architecture ដែលបានបញ្ជាក់ដោយការកំណត់ដែលមានឈ្មោះ test_adder_structure នៅក្នុង testbench នឹងត្រូវបានក្លែងធ្វើ។
   ប្រសិនបើការរចនារបស់អ្នកមានស្នូល PLL សូមប្រើដំណោះស្រាយ 1ps: vsim -t ps
   សម្រាប់អតីតample: vsim -t ps test_adder_structure

ការក្លែងធ្វើពេលវេលា
ដើម្បីអនុវត្តការក្លែងធ្វើពេលវេលា៖

1. ប្រសិនបើអ្នកមិនទាន់បានធ្វើដូច្នេះទេ សូមសរសេរឡើងវិញនូវការរចនារបស់អ្នក ហើយបង្កើត testbench របស់អ្នក។
2. ដើម្បីអនុវត្តការក្លែងធ្វើពេលវេលាដោយប្រើ V-System ឬ ModelSim simulator របស់អ្នក សូមចងក្រងការរចនា VHDL និង testbench របស់អ្នក។ files ប្រសិនបើពួកគេមិនទាន់ត្រូវបានចងក្រងសម្រាប់ការក្លែងធ្វើរចនាសម្ព័ន្ធ ហើយដំណើរការការក្លែងធ្វើ។ ពាក្យបញ្ជាខាងក្រោមបង្ហាញពីរបៀបចងក្រង VHDL design និង testbench files:
   vcom -just e -93 .vhd
   vcom -គ្រាន់តែជា -93 .vhd
   vcom .vhd
   ចំណាំ៖ ការអនុវត្តជំហានមុន ចងក្រងអង្គធាតុជាមុនសិន ហើយបន្ទាប់មកស្ថាបត្យកម្ម តាមតម្រូវការសម្រាប់បញ្ជីបណ្តាញ VHDL ដែលសរសេរដោយឧបករណ៍មួយចំនួន។
3. ដំណើរការការក្លែងធ្វើចំណារពន្យល់ខាងក្រោយដោយប្រើព័ត៌មានពេលវេលានៅក្នុង SDF file. ប្រភេទ៖ vsim -sdf[max|typ|min] / = .sdf -c
   នេះ។ ជម្រើសបញ្ជាក់តំបន់ (ឬផ្លូវ) ទៅវត្ថុក្នុងការរចនាដែលចំណារពន្យល់ចាប់ផ្តើម។ អ្នកអាចប្រើវាដើម្បីបញ្ជាក់ឧទាហរណ៍ FPGA ជាក់លាក់មួយនៅក្នុងការរចនាប្រព័ន្ធធំជាង ឬ testbench ដែលអ្នកចង់បម្រុងទុកចំណារពន្យល់។ សម្រាប់អតីតample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   នៅក្នុងនេះ អតីតample, entity adder ត្រូវបាន instantiated ជាឧទាហរណ៍ "uut" នៅក្នុង testbench ។ គូស្ថាបត្យកម្ម entity-architecture ដែលបានបញ្ជាក់ដោយការកំណត់ដែលមានឈ្មោះថា "test_adder_structural" នៅក្នុង testbench នឹងត្រូវបានក្លែងធ្វើដោយប្រើការពន្យារពេលអតិបរមាដែលបានបញ្ជាក់នៅក្នុង SDF file.
   ប្រសិនបើការរចនារបស់អ្នកមានស្នូល PLL សូមប្រើដំណោះស្រាយ 1ps៖ vsim -t ps -sdf[max|typ|min] / = .sdf -c
   សម្រាប់អតីតample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

ក - ការគាំទ្រផលិតផល

Microsemi SoC Products Group គាំទ្រផលិតផលរបស់ខ្លួនជាមួយនឹងសេវាកម្មគាំទ្រផ្សេងៗ រួមទាំងសេវាអតិថិជន មជ្ឈមណ្ឌលជំនួយបច្ចេកទេសអតិថិជន ក webគេហទំព័រ សំបុត្រអេឡិចត្រូនិក និងការិយាល័យលក់ទូទាំងពិភពលោក។
ឧបសម្ព័ន្ធនេះមានព័ត៌មានអំពីការទាក់ទង Microsemi SoC Products Group និងប្រើប្រាស់សេវាកម្មគាំទ្រទាំងនេះ។

សេវាអតិថិជន
ទាក់ទងផ្នែកបម្រើអតិថិជនសម្រាប់ការគាំទ្រផលិតផលដែលមិនមែនជាបច្ចេកទេស ដូចជាតម្លៃផលិតផល ការធ្វើឱ្យប្រសើរផលិតផល ព័ត៌មានបច្ចុប្បន្នភាព ស្ថានភាពការបញ្ជាទិញ និងការអនុញ្ញាត។
ពីអាមេរិកខាងជើង ទូរស័ព្ទទៅលេខ 800.262.1060
ពីជុំវិញពិភពលោក ទូរស័ព្ទទៅលេខ 650.318.4460
ទូរសារ ពីគ្រប់ទិសទីក្នុងពិភពលោក 408.643.6913

មជ្ឈមណ្ឌលគាំទ្របច្ចេកទេសអតិថិជន
Microsemi SoC Products Group មានបុគ្គលិកមជ្ឈមណ្ឌលជំនួយបច្ចេកទេសអតិថិជនរបស់ខ្លួនជាមួយនឹងវិស្វករជំនាញខ្ពស់ ដែលអាចជួយឆ្លើយសំណួរផ្នែករឹង កម្មវិធី និងការរចនារបស់អ្នកអំពីផលិតផល Microsemi SoC ។ មជ្ឈមណ្ឌលជំនួយបច្ចេកទេសអតិថិជនចំណាយពេលវេលាយ៉ាងច្រើនដើម្បីបង្កើតកំណត់ចំណាំកម្មវិធី ចម្លើយចំពោះសំណួរនៃរង្វង់ការរចនាទូទៅ ឯកសារនៃបញ្ហាដែលគេស្គាល់ និងសំណួរដែលសួរញឹកញាប់ផ្សេងៗ។ ដូច្នេះ មុននឹងអ្នកទាក់ទងមកយើង សូមចូលទៅកាន់ធនធានអនឡាញរបស់យើង។ វាទំនងជាយើងបានឆ្លើយសំណួររបស់អ្នករួចហើយ។

ជំនួយបច្ចេកទេស
ទស្សនាផ្នែកជំនួយអតិថិជន webគេហទំព័រ (www.microsemi.com/soc/support/search/default.aspx) សម្រាប់ព័ត៌មានបន្ថែម និងការគាំទ្រ។ ចម្លើយ​ជាច្រើន​ដែល​មាន​នៅ​លើ​ការ​ស្វែងរក web ធនធានរួមមានដ្យាក្រាម រូបភាព និងតំណភ្ជាប់ទៅកាន់ធនធានផ្សេងទៀតនៅលើ webគេហទំព័រ។

Webគេហទំព័រ
អ្នកអាចរកមើលព័ត៌មានបច្ចេកទេស និងមិនមែនបច្ចេកទេសជាច្រើននៅលើទំព័រដើម SoC នៅ www.microsemi.com/soc.

ទាក់ទងមជ្ឈមណ្ឌលជំនួយបច្ចេកទេសអតិថិជន
វិស្វករជំនាញខ្ពស់ បុគ្គលិកមជ្ឈមណ្ឌលជំនួយបច្ចេកទេស។ មជ្ឈមណ្ឌលជំនួយបច្ចេកទេសអាចទាក់ទងតាមអ៊ីមែល ឬតាមរយៈ Microsemi SoC Products Group webគេហទំព័រ។
អ៊ីមែល
អ្នកអាចទំនាក់ទំនងសំណួរបច្ចេកទេសរបស់អ្នកទៅកាន់អាសយដ្ឋានអ៊ីមែលរបស់យើង និងទទួលបានចម្លើយត្រឡប់មកវិញតាមអ៊ីមែល ទូរសារ ឬទូរស័ព្ទ។ ដូចគ្នានេះផងដែរ ប្រសិនបើអ្នកមានបញ្ហាការរចនា អ្នកអាចផ្ញើអ៊ីមែលទៅការរចនារបស់អ្នក។ files ដើម្បីទទួលបានជំនួយ។
យើងត្រួតពិនិត្យគណនីអ៊ីមែលឥតឈប់ឈរពេញមួយថ្ងៃ។ នៅពេលផ្ញើសំណើរបស់អ្នកមកយើងខ្ញុំ ត្រូវប្រាកដថាបញ្ចូលឈ្មោះពេញរបស់អ្នក ឈ្មោះក្រុមហ៊ុន និងព័ត៌មានទំនាក់ទំនងរបស់អ្នកសម្រាប់ដំណើរការប្រកបដោយប្រសិទ្ធភាពនៃសំណើរបស់អ្នក។
អាសយដ្ឋានអ៊ីមែលជំនួយបច្ចេកទេសគឺ soc_tech@microsemi.com.

ករណីរបស់ខ្ញុំ
អតិថិជនរបស់ Microsemi SoC Products Group អាចដាក់បញ្ជូន និងតាមដានករណីបច្ចេកទេសតាមអ៊ីនធឺណិត ដោយចូលទៅកាន់ My Cases។
នៅខាងក្រៅសហរដ្ឋអាមេរិក
អតិថិជនដែលត្រូវការជំនួយនៅខាងក្រៅតំបន់ពេលវេលារបស់សហរដ្ឋអាមេរិកអាចទាក់ទងផ្នែកជំនួយបច្ចេកទេសតាមរយៈអ៊ីមែល (soc_tech@microsemi.com) ឬទាក់ទងការិយាល័យលក់ក្នុងស្រុក។ ការចុះបញ្ជីការិយាល័យលក់អាចរកបាននៅ www.microsemi.com/soc/company/contact/default.aspx.

ជំនួយបច្ចេកទេស ITAR
សម្រាប់ជំនួយបច្ចេកទេសលើ RH និង RT FPGAs ដែលគ្រប់គ្រងដោយច្បាប់ចរាចរណ៍អន្តរជាតិក្នុងអាវុធ (ITAR) សូមទាក់ទងមកយើងខ្ញុំតាមរយៈ soc_tech_itar@microsemi.com. ជាជម្រើស នៅក្នុងករណីរបស់ខ្ញុំ សូមជ្រើសរើស បាទ/ចាស នៅក្នុងបញ្ជីទម្លាក់ចុះ ITAR ។ សម្រាប់បញ្ជីពេញលេញនៃ Microsemi FPGAs ដែលគ្រប់គ្រងដោយ ITAR សូមចូលទៅកាន់ ITAR web ទំព័រ។

ទីស្នាក់ការកណ្តាលក្រុមហ៊ុន Microsemi
One Enterprise, Aliso Viejo CA 92656 សហរដ្ឋអាមេរិក
នៅសហរដ្ឋអាមេរិក៖ +1 ៨៦៦-៤៤៧-២១៩៤
ការលក់៖ +1 ៨៦៦-៤៤៧-២១៩៤
ទូរសារ៖ +1 ៨៦៦-៤៤៧-២១៩៤

សាជីវកម្ម Microsemi (NASDAQ: MSCC) ផ្តល់ជូននូវផលប័ត្រដ៏ទូលំទូលាយនៃដំណោះស្រាយ semiconductor សម្រាប់៖ លំហអាកាស ការការពារ និងសន្តិសុខ។ សហគ្រាសនិងទំនាក់ទំនង; និងទីផ្សារឧស្សាហកម្ម និងថាមពលជំនួស។ ផលិតផលរួមមានឧបករណ៍អាណាឡូក និង RF ដែលមានសមត្ថភាពខ្ពស់ ភាពជឿជាក់ខ្ពស់ រលកសញ្ញាចម្រុះ និងសៀគ្វីរួមបញ្ចូលគ្នា RF, SoCs ដែលអាចប្ដូរតាមបំណងបាន FPGAs និងប្រព័ន្ធរងពេញលេញ។ Microsemi មានទីស្នាក់ការកណ្តាលនៅ Aliso Viejo រដ្ឋកាលីហ្វ័រញ៉ា។ ស្វែងយល់បន្ថែមនៅ www.microsemi.com.

© 2012 Microsemi Corporation ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Microsemi និងនិមិត្តសញ្ញា Microsemi គឺជាពាណិជ្ជសញ្ញារបស់សាជីវកម្ម Microsemi ។ ពាណិជ្ជសញ្ញា និងសញ្ញាសេវាកម្មផ្សេងទៀតទាំងអស់ គឺជាកម្មសិទ្ធិរបស់ម្ចាស់រៀងៗខ្លួន។
5-57-9006-12/11.12

ឯកសារ/ធនធាន

Microchip VHDL VITAL SoC Design Suite កំណែ [pdf] ការណែនាំអ្នកប្រើប្រាស់ កំណែ 2024.2 ដល់ 12.0, VHDL VITAL SoC Design Suite Versions, VHDL VITAL, SoC Design Suite Versions, Suite Versions, Versions

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់