VHDL VITAL™
Guida di simulazione

Introduzione

Questa Guida di Simulazione Vitale VHDL cuntene infurmazioni nantu à l'usu di ModelSim per simulà disinni per i dispositi Microsemi SoC. Riferite à l'aiutu in linea per infurmazioni supplementari nantu à l'usu di u software SoC.
Consultate a documentazione inclusa cù u vostru simulatore per infurmazione nantu à a realizazione di simulazione.

Ipotesi di documentu
Stu documentu assume i seguenti:

1. Avete installatu u software Libero SoC. Stu documentu hè per u software Libero SoC v10.0 è sopra. Per versioni precedenti di u software, vede u Legacy VHDL Vital Simulation Guide.
2. Avete installatu u vostru simulatore VHDL VITAL.
3. Avete familiarizatu cù stazioni di travagliu è sistemi operativi UNIX o cù PC è ambienti operativi Windows.
4. Avete familiarizatu cù l'architettura FPGA è u software di cuncepimentu FPGA.

Cunvenzioni di documentu
Stu documentu usa e seguenti variabili:

• E biblioteche di famiglia FPGA sò mostrate cum'è . Sustituite a variabile di a famiglia FPGA desiderata cù a famiglia di u dispositivu cum'è necessariu. Per esample: vcom -travagliu .vhd
• Biblioteche VHDL compilate sò mostrate cum'è . Sustituitu per a variabile di famiglia VHDL desiderata cum'è necessariu. A lingua VHDL richiede chì i nomi di a biblioteca cumincianu cù un caratteru alfa.

Aiutu in linea
U software Microsemi SoC vene cun aiutu in linea. L'aiutu in linea specificu à ogni strumentu software hè dispunibule da u menu Aiutu.

Istituisci

Stu capitulu cuntene infurmazione nantu à a stallazione di u simulatore ModelSim per simulà i disinni Microsemi SoC.
Stu capitulu include i requisiti di u software, i passi chì descrizanu cumu cumpilà e librerie Microsemi SoC FPGA, è altre informazioni di configurazione per l'uttellu di simulazione chì utilizate.

Requisiti di u Software
L'infurmazioni in questa guida s'applicanu à u Microsemi Libero SoC Software v10.0 è sopra è simulatori VHDL conformi à IEEE1076.
Inoltre, sta guida cuntene infurmazioni nantu à l'usu di simulatori ModelSim.
Per informazioni specifiche nantu à quali versioni supporta sta versione, andate à u sistema di supportu tecnicu nantu à Microsemi web situ (http://www.actel.com/custsup/search.html) è cercate a keyword terza parte.

Model Sim
Siccomu a strada di installazione varieghja per ogni utilizatore è ogni installazione, stu documentu usa $ALSDIR per indicà u locu induve u software hè stallatu. Sè vo site un utilizatore Unix, simpricimenti crea una variabile di l'ambienti chjamata ALSDIR è stabilisce u so valore à a strada di installazione. Sè vo site un utilizatore di Windows, rimpiazzate $ALSDIR cù a strada di stallazione in i cumandamenti.
Aduprate a seguente prucedura per cumpilà librerie per i simulatori ModelSim. Scrivite cumandamenti UNIX à u prompt UNIX. Type Windows cumandamenti nantu à a linea di cummanda di a finestra ModelSim Transcript.
I cumandamenti sottu sò per Windows. Per fà chì i cumandamenti funzionanu per UNIX, utilizate slashes avanti invece di back slashes.

Questa prucedura compila una libreria Microsemi VITAL in u cartulare $ALSDIR\lib\vtl\95\mti. Duvete cumpilà i mudelli di libreria FPGA per e librerie VITAL per travaglià bè.
Nota: Se ci hè digià un repertoriu MTI in u cartulare $ALSDIR\lib\vtl\95, biblioteche compilate pò esse prisenti, è ùn avete micca bisognu di fà a prucedura seguente.

1. Crea una libreria chjamata mti in u cartulare $ALSDIR\lib\vtl\95.
2. Invoca u simulatore ModelSim (solu Windows).
3. Cambia à u cartulare $ALSDIR\lib\vtl\95\mti. Inserite u cumandimu seguitu à u prompt: cd $ALSDIR\lib\vtl\95\mti
4. Crea a biblioteca di famiglia. Inserite u cumandimu seguitu à u prompt: vlib
5. Mappa a biblioteca VITAL à u annuariu. Inserite u cumandimu seguitu à u prompt: vmap $ALSDIR\lib\vtl\95\mti\
6. Cumpilà e vostre librerie VITAL.
   vcom -travagliu ../ .vhd
   Per esample, per compilà a libreria 40MX per u vostru simulatore, scrivite u cumandimu seguente: vcom -work a40mx ../40mx.vhd
7. (Opcional) Cumpilà a biblioteca di migrazione. Eseguite stu passu solu sè avete bisognu di utilizà a biblioteca di migrazione. Scrivite u cumandimu seguitu à u prompt: vcom -work ../ _mig.vhd

Flussu di Design

Stu capitulu descrive u flussu di cuncepimentu per a simulazione di disinni cù un strumentu di simulazione VHDL VITAL.

VHDL VITAL Design Flow
U flussu di disignu VHDL VITAL hà quattru passi principali:

1. Crea Design
2. Implementa Design
3. Prugrammazione
4. Verificazione di u Sistema

I seguenti sezzioni detallanu sti passi.

Crea Design
Durante a creazione / verificazione di u disignu, un disignu hè catturatu in una fonte VHDL à livellu RTL (cumportamentu) file.
Dopu à catturà u disignu, pudete fà una simulazione di cumportamentu di u VHDL file per verificà chì u codice VHDL hè currettu. U codice hè tandu sintetizatu in un netlist VHDL à livellu di porta (strutturali). Dopu a sintesi, pudete fà una simulazione strutturale di pre-disposizione opzionale di u disignu. Infine, una netlist EDIF hè generata per l'usu in Libero SoC è una netlist strutturale post-layout VHDL hè generata per a simulazione di timing in un simulatore VHDL VITAL-compatibile.

Entry Source VHDL
Inserite a vostra fonte di cuncepimentu VHDL utilizendu un editore di testu o un editore HDL sensibile à u cuntestu. A vostra fonte di cuncepimentu VHDL pò cuntene custruzzioni à livellu RTL, è ancu istanziazioni di elementi strutturali, cum'è i core Libero SoC.

Simulazione cumportamentale
Eseguite una simulazione di cumportamentu di u vostru disignu prima di sintesi. A simulazione di cumportamentu verifica a funziunalità di u vostru codice VHDL. Di genere, utilizate zero ritardi è un bancu di prova VHDL standard per guidà a simulazione. Consultate a documentazione inclusa cù u vostru strumentu di simulazione per infurmazione nantu à a realizazione di simulazione funziunale.

Sintesi
Dopu avè creatu a vostra fonte di cuncepimentu VHDL cumportamentale, duvete sintetizà. A sintesi trasforma u VHDL comportamentale file in una netlist à livellu di porta è ottimisimu u disignu per una tecnulugia di destinazione. A documentazione inclusa cù u vostru strumentu di sintesi cuntene infurmazioni nantu à a realizazione di sintesi di u disignu.

EDIF Netlist Generation
Dopu avè creatu, sintetizatu è verificatu u vostru disignu, u software genera una netlist EDIF per u locu è u percorsu in Libero SoC.
Questa netlist EDIF hè ancu usata per generà una netlist VHDL strutturale per l'usu in a simulazione strutturale.

Generazione di Netlist VHDL strutturale
Libero SoC genera una lista di rete VHDL à livellu di porta da a vostra lista di rete EDIF per l'usu in a simulazione strutturale di prelayout post-sintesi.
U file hè dispunibule in u cartulare /sintesi se vulete fà a simulazione manualmente.
Simulazione strutturale
Eseguite una simulazione strutturale prima di mette-and-routing. A simulazione strutturale verifica a funziunalità di a vostra lista di rete VHDL strutturale post-sintesi pre-layout. I ritardi di unità inclusi in e librerie Libero SoC VITAL compilati sò usati. Consultate a documentazione inclusa cù u vostru strumentu di simulazione per infurmazione nantu à a realizazione di simulazione strutturale.

Implementa Design
Durante l'implementazione di cuncepimentu, piazzate è indirizzate un disignu utilizendu Libero SoC. Inoltre, pudete fà l'analisi di u timing. Dopu u locu è u percorsu, eseguite a simulazione post layout (timing) cù un simulatore VHDL VITAL-compatibile.
Prugrammazione
Prugrammà un dispositivu cù software è hardware di prugrammazione da Microsemi SoC o un sistema di prugrammazione di terzu supportatu. Riferite à l'aiutu in linea di u programatore per infurmazione nantu à a prugrammazione di un dispositivu Microsemi SoC.
Verificazione di u Sistema
Pudete realizà a verificazione di u sistema nantu à un dispositivu programatu cù l'uttellu di diagnosticu Silicon Explorer.
Vede u Silicon Explorer Quick Start per infurmazione nantu à l'usu di Silicon Explorer.

Generazione di Netlists

Stu capitulu descrive e prucedure per generà EDIF è netlist VHDL strutturale.
Generazione di una Netlist EDIF
Dopu avè catturatu u vostru schematicu o sintetizatu u vostru disignu, generate una netlist EDIF da u vostru strumentu di cattura o sintesi schematica. Aduprate a netlist EDIF per u locu è u percorsu. Riferite à a documentazione inclusa cù u vostru strumentu di cattura o sintesi schematica per infurmazione nantu à a generazione di una netlist EDIF.
Generazione di una Netlist VHDL Strutturale
Netlist VHDL strutturale files sò generati automaticamente cum'è parte di u vostru prughjettu Libero SoC.
Pudete truvà u vostru netlist VHDL files in u cartulare /synthesis di u vostru prughjettu Libero. Per esample, se u vostru cartulare di prughjettu hè chjamatu project1, allora u vostru netlist files sò in / project1 / sintesi.
Alcune famiglie vi permettenu di esportà queste files manualmente per l'usu in arnesi esterni. Se u vostru dispositivu supporta sta funzione, pudete esportà netlist files da Strumenti> Export> Netlist.

Simulazione cù ModelSim

Stu capitulu descrive i passi per realizà a simulazione di cumportamentu, strutturale è timing utilizendu u simulatore ModelSim.
E prucedure mostrate sò per PC. E stesse prucedure di installazione funzionanu in modu simile per UNIX. Aduprate slash in avanti invece di slash back. Per PC, scrive cumandamenti in a finestra MTI. Per UNIX, scrive cumandamenti in una finestra UNIX.

Simulazione cumportamentale
Aduprate a seguente prucedura per realizà una simulazione di cumportamentu di un disignu. Vede a documentazione
inclusu cù u vostru strumentu di simulazione per infurmazioni supplementari nantu à a realizazione di simulazione di cumportamentu.

1. Invoca u vostru simulatore ModelSim. (solu PC)
2. Cambia u cartulare à u vostru cartulare di prughjettu. Stu repertoriu deve include u vostru disignu VHDL files è testbench. Tipu: cd
3. Mappa di a Biblioteca. Se qualchì core sò istanti in a vostra fonte VHDL, scrivite u cumandimu seguitu per mappeli à a biblioteca VITAL compilata: vmap $ALSDIR\lib\vtl\95\mti\
   Per riferite a biblioteca di famiglia in u vostru disignu VHDL files, aghjunghje e seguenti linee à u vostru disignu VHDL files: biblioteca ; usu .cumpunenti.tutti;
4. Crea un cartulare "travagliu". Tipu: travagliu vlib
5. Mappa à u cartulare "travagliu". Scrivite u cumandimu seguente: vmap work .\work
6. Eseguite una simulazione di cumportamentu di u vostru disignu. Per fà una simulazione di cumportamentu utilizendu u vostru simulatore VSystem o ModelSim, compilate u vostru disignu VHDL è testbench files è eseguite una simulazione. Per i disinni gerarchici, compilate i blocchi di designu di livellu più bassu prima di i blocchi di designu di livellu più altu.

I seguenti cumandamenti mostranu cumu cumpilà u disignu VHDL è testbench files:
vcom -93 .vhd
vcom -93 .vhd

Per simulà u disignu, scrivite:
vsim
Per esampLe:
vsim test_adder_behave
A coppia entità-architettura specificata da a cunfigurazione chjamata test_adder_behave in u testbench serà simulata. Se u vostru disignu cuntene un core PLL, utilizate una risoluzione 1ps:
vsim -t ps
Per esampLe:
vsim -t ps test_adder_behave

Simulazione strutturale
Aduprate a seguente prucedura per fà a simulazione strutturale.

1. Generate un netlist VHDL strutturale. Sè vo aduprate Synopsys Design Compiler, generate un netlist VHDL strutturale cù questu strumentu.
   Sè vo aduprate altri strumenti di sintesi, generate un VHDL à livellu di porta da u vostru netlist EDIF usendu u file generatu automaticamente in u vostru prughjettu. Alcune famiglie di design vi permettenu di generà u files direttamente da u menù Strumenti> Export> Netlist.
   Nota: U VHDL generatu usa std_logic per tutti i porti. I porti di l'autobus seranu in u listessu ordine di bit chì appariscenu in a netlist EDIF.
2. Mappa à a biblioteca VITAL. Eseguite u cumandimu seguitu per mappe a biblioteca VITAL compilata.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Cumpilà u netlist strutturale. Cumpilà u vostru disignu VHDL è testbench files. I seguenti cumandamenti mostranu cumu cumpilà u disignu VHDL è testbench files:
   vcom -just e -93 .vhd
   vcom - solu un -93 .vhd
   vcom .vhd
   Nota: Prima, l'applicazione compila l'entità. Dopu, compila l'architetture, cum'è necessariu per i netlist VHDL scritti da certi arnesi.
4. Eseguite a simulazione strutturale. Per simulà u vostru disignu, scrive: vsim
   Per esample: vsim test_adder_structure
   A coppia entità-architettura specificata da a cunfigurazione chjamata test_adder_structure in u testbench serà simulata.
   Se u vostru disignu cuntene un core PLL, utilizate una risoluzione 1ps: vsim -t ps
   Per esample: vsim -t ps test_adder_structure

Simulazione di timing
Per fà a simulazione di timing:

1. Se ùn avete micca fattu cusì, annotate u vostru disignu è creanu u vostru testbench.
2. Per fà una simulazione di timing utilizendu u vostru V-System o u simulatore ModelSim, compilate u vostru disignu VHDL è testbench files, s'ellu ùn sò digià statu compilatu per una simulazione strutturale, è eseguisce una simulazione. I seguenti cumandamenti mostranu cumu cumpilà u disignu VHDL è testbench files:
   vcom -just e -93 .vhd
   vcom - solu un -93 .vhd
   vcom .vhd
   Nota: Eseguisce i passi precedenti compila l'entità prima è poi l'architetture, cum'è necessariu per i netlists VHDL scritti da certi arnesi.
3. Eseguite a simulazione di back-annotation usendu l'infurmazioni di timing in u SDF file. Tipu: vsim -sdf[max|typ|min] / = .sdf -c
   U L'opzione specifica a regione (o u percorsu) à una istanza in un disignu induve l'annotazione posteriore principia. Pudete aduprà per specificà una istanza FPGA particulari in un disignu di sistema più grande o testbench chì vulete rinvià l'annotazione. Per esample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   In questu example, l'entità adder hè stata istanziata cum'è istanza "uut" in u testbench. A coppia entità-architettura specificata da a cunfigurazione chjamata "test_adder_structural" in u testbench serà simulata cù i ritardi massimi specificati in SDF. file.
   Se u vostru disignu cuntene un core PLL, utilizate una risoluzione 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Per esample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A - Supportu di u produttu

Microsemi SoC Products Group sustene i so prudutti cù diversi servizii di supportu, cumpresu u Serviziu Clienti, u Centru di Supportu Tecnicu di Clienti, un websitu, posta elettronica, è uffizii di vendita in u mondu.
Questu appendice cuntene infurmazioni nantu à cuntattà u Gruppu di Prodotti Microsemi SoC è l'usu di sti servizii di supportu.

Serviziu à i clienti
Cuntattate u Serviziu Clienti per un supportu di produttu micca tecnicu, cum'è u prezzu di u produttu, l'aghjurnamenti di u produttu, l'infurmazioni di l'aghjurnamentu, u statu di l'ordine è l'autorizazione.
Da l'America di u Nordu, chjamate 800.262.1060
Da u restu di u mondu, chjamate 650.318.4460
Fax, da ogni locu in u mondu, 408.643.6913

Centru di Assistenza Tecnica di Clienti
Microsemi SoC Products Group furnisce u so Centru di Supportu Tecnicu à i Clienti cù ingegneri altamente qualificati chì ponu aiutà à risponde à e vostre dumande di hardware, software è cuncepimentu nantu à i Prodotti Microsemi SoC. U Centru di Assistenza Tecnica di u Cliente passa assai tempu per creà note d'applicazione, risposte à e dumande cumuni di u ciclu di cuncepimentu, documentazione di prublemi cunnisciuti è diverse FAQ. Allora, prima di cuntattateci, visitate e nostre risorse in linea. Hè assai prubabile chì avemu digià rispostu à e vostre dumande.

Assistenza tecnica
Visita l'Assistenza Clienti websitu (www.microsemi.com/soc/support/search/default.aspx) per più infurmazione è supportu. Parechje risposte dispunibili nantu à u searchable web risorsa include diagrammi, illustrazioni, è ligami à altre risorse nantu à u websitu.

Websitu
Pudete cercà una varietà di infurmazioni tecniche è micca tecniche nantu à a pagina principale di SoC, à www.microsemi.com/soc.

Cuntattate u Centru di Assistenza Tecnica di Clienti
Ingegneri altamente qualificati stanu u Centru di Supportu Tecnicu. U Centru di Supportu Tecnicu pò esse cuntattatu per email o attraversu u Gruppu di Prodotti Microsemi SoC websitu.
E-mail
Pudete cumunicà e vostre dumande tecniche à u nostru indirizzu email è riceve risposte per email, fax, o telefunu. Inoltre, se avete prublemi di disignu, pudete email u vostru disignu files per riceve assistenza.
Monitoremu constantemente u contu di email in tuttu u ghjornu. Quandu ci mandendu a vostra dumanda, assicuratevi di includere u vostru nome cumpletu, u nome di a cumpagnia, è a vostra infurmazione di cuntattu per un trattamentu efficace di a vostra dumanda.
L'indirizzu email di supportu tecnicu hè soc_tech@microsemi.com.

I mo casi
I clienti di Microsemi SoC Products Group ponu invià è seguità casi tecnichi in linea andendu à I mo casi.
Fora di i Stati Uniti
I clienti chì necessitanu assistenza fora di i fusi orari di i Stati Uniti ponu cuntattà l'assistenza tecnica per email (soc_tech@microsemi.com) o cuntattate un uffiziu di vendita lucale. L'elenco di l'uffizii di vendita ponu esse truvati à www.microsemi.com/soc/company/contact/default.aspx.

Assistenza tecnica ITAR
Per supportu tecnicu nantu à i FPGA RH è RT chì sò regulati da u Regolamentu Internaziunale di Traffic in Arms (ITAR), cuntattateci via soc_tech_itar@microsemi.com. In alternativa, in I miei casi, selezziunate Sì in a lista a tendina ITAR. Per una lista completa di Microsemi FPGA regulati da ITAR, visitate l'ITAR web pagina.

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Documenti / Risorse

Versioni di Microchip VHDL VITAL SoC Design Suite [pdfGuida di l'utente Versioni da 2024.2 a 12.0, Versioni VHDL VITAL SoC Design Suite, VHDL VITAL, Versioni SoC Design Suite, Versioni Suite, Versioni

Referenze

• Manuale d'usu