VHDL VITAL™
Руководство по моделированию
Введение
Это руководство по моделированию VHDL Vital содержит информацию об использовании ModelSim для моделирования конструкций для устройств Microsemi SoC. Обратитесь к онлайн-справке для получения дополнительной информации об использовании программного обеспечения SoC.
Информацию о выполнении моделирования см. в документации, прилагаемой к вашему симулятору.
Предположения документа
В настоящем документе предполагается следующее:
- Вы установили программное обеспечение Libero SoC. Этот документ предназначен для программного обеспечения Libero SoC версии 10.0 и выше. Для предыдущих версий программного обеспечения см. Руководство по моделированию VHDL Vital.
- Вы установили симулятор VHDL VITAL.
- Вы знакомы с рабочими станциями и операционными системами UNIX или с ПК и операционными средами Windows.
- Вы знакомы с архитектурой ПЛИС и программным обеспечением для проектирования ПЛИС.
Соглашения о документах
В этом документе используются следующие переменные:
- Библиотеки семейства FPGA показаны как . Замените нужную переменную семейства FPGA на семейство устройств по мере необходимости. Напримерampле: vcom -work .vhd
- Скомпилированные библиотеки VHDL показаны как . Заменять для желаемой переменной семейства VHDL по мере необходимости. Язык VHDL требует, чтобы имена библиотек начинались с буквенного символа.
Онлайн-помощь
Программное обеспечение Microsemi SoC поставляется с онлайн-справкой. Онлайн-справка, специфичная для каждого программного инструмента, доступна в меню «Справка».
Настраивать
В этой главе содержится информация о настройке симулятора ModelSim для моделирования проектов Microsemi SoC.
В этой главе содержатся требования к программному обеспечению, шаги по компиляции библиотек Microsemi SoC FPGA и другая информация по настройке используемого вами инструмента моделирования.
Требования к программному обеспечению
Информация в данном руководстве применима к программному обеспечению Microsemi Libero SoC версии 10.0 и выше, а также к симуляторам VHDL, совместимым с IEEE1076.
Кроме того, данное руководство содержит информацию об использовании симуляторов ModelSim.
Для получения конкретной информации о том, какие версии поддерживает этот выпуск, перейдите в систему технической поддержки на сайте Microsemi. web сайт (http://www.actel.com/custsup/search.html) и выполните поиск по ключевому слову третья сторона.
МодельSim
Поскольку путь установки отличается для каждого пользователя и каждой установки, в этом документе для указания места установки программного обеспечения используется $ALSDIR. Если вы пользователь Unix, просто создайте переменную среды с именем ALSDIR и задайте ее значение для пути установки. Если вы пользователь Windows, замените $ALSDIR на путь установки в командах.
Используйте следующую процедуру для компиляции библиотек для симуляторов ModelSim. Введите команды UNIX в командной строке UNIX. Введите команды Windows в командной строке окна ModelSim Transcript.
Команды ниже предназначены для Windows. Чтобы команды работали для UNIX, используйте прямые слеши вместо обратных.
Эта процедура компилирует библиотеку Microsemi VITAL в каталоге $ALSDIR\lib\vtl\95\mti. Для корректной работы библиотек VITAL необходимо скомпилировать модели библиотек FPGA.
Примечание: Если в каталоге $ALSDIR\lib\vtl\95 уже есть каталог MTI, скомпилированные библиотеки могут присутствовать, и вам может не потребоваться выполнять следующую процедуру.
- Создайте библиотеку с именем mti в каталоге $ALSDIR\lib\vtl\95.
- Вызовите симулятор ModelSim (только для Windows).
- Перейдите в каталог $ALSDIR\lib\vtl\95\mti. Введите следующую команду в командной строке: cd $ALSDIR\lib\vtl\95\mti
- Создать семейная библиотека. Введите следующую команду в командной строке: vlib
- Сопоставьте VITAL библиотеку с каталог. Введите следующую команду в командной строке: vmap $ALSDIR\lib\vtl\95\mti\
- Составьте ваши жизненно важные библиотеки.
vcom-работа ../ .vhd
Напримерample, чтобы скомпилировать библиотеку 40MX для вашего симулятора, введите следующую команду: vcom -work a40mx ../40mx.vhd - (Необязательно) Скомпилируйте библиотеку миграции. Выполняйте этот шаг только в том случае, если вам нужно использовать библиотеку миграции. Введите следующую команду в командной строке: vcom -work ../ _mig.vhd
Поток проектирования
В этой главе описывается процесс проектирования для моделирования проектов с помощью инструмента моделирования, совместимого с VHDL VITAL.
Поток проектирования VHDL VITAL
Процесс проектирования VHDL VITAL состоит из четырех основных этапов:
- Создать дизайн
- Реализовать дизайн
- Программирование
- Проверка системы
В следующих разделах подробно описаны эти шаги.
Создать дизайн
Во время создания/проверки проекта проект фиксируется в исходном коде VHDL уровня RTL (поведенческом) file.
После захвата дизайна вы можете выполнить поведенческое моделирование VHDL. file для проверки правильности кода VHDL. Затем код синтезируется в список соединений VHDL на уровне вентилей (структурный). После синтеза можно выполнить необязательное структурное моделирование проекта до компоновки. Наконец, генерируется список соединений EDIF для использования в Libero SoC, а структурный список соединений VHDL после компоновки генерируется для моделирования синхронизации в симуляторе, совместимом с VHDL VITAL.
Запись источника VHDL
Введите исходный код проекта VHDL с помощью текстового редактора или контекстно-зависимого редактора HDL. Исходный код проекта VHDL может содержать конструкции уровня RTL, а также инстанциации структурных элементов, таких как ядра Libero SoC.
Поведенческое моделирование
Выполните поведенческое моделирование вашего проекта перед синтезом. Поведенческое моделирование проверяет функциональность вашего кода VHDL. Обычно для управления моделированием используются нулевые задержки и стандартный тестовый стенд VHDL. Информацию о выполнении функционального моделирования см. в документации, прилагаемой к вашему инструменту моделирования.
Синтез
После того, как вы создали исходный код поведенческого VHDL-дизайна, вы должны его синтезировать. Синтез преобразует поведенческий VHDL file в список соединений на уровне вентилей и оптимизирует проект для целевой технологии. Документация, входящая в комплект вашего инструмента синтеза, содержит информацию о выполнении синтеза проекта.
Генерация списка соединений EDIF
После создания, синтеза и проверки проекта программное обеспечение генерирует список соединений EDIF для размещения и маршрутизации в Libero SoC.
Этот список соединений EDIF также используется для создания структурного списка соединений VHDL для использования в структурном моделировании.
Генерация структурного списка соединений VHDL
Libero SoC генерирует список соединений VHDL на уровне вентилей из вашего списка соединений EDIF для использования в структурном моделировании предварительной топологии после синтеза.
The file доступен в каталоге /synthesis, если вы хотите выполнить моделирование вручную.
Структурное моделирование
Выполните структурное моделирование перед размещением и трассировкой. Структурное моделирование проверяет функциональность вашего структурного списка соединений VHDL после синтеза и предварительной компоновки. Используются задержки единиц, включенные в скомпилированные библиотеки Libero SoC VITAL. Обратитесь к документации, прилагаемой к вашему инструменту моделирования, для получения информации о выполнении структурного моделирования.
Реализовать дизайн
Во время реализации проекта вы размещаете и трассируете проект с помощью Libero SoC. Кроме того, вы можете выполнить временной анализ. После размещения и трассировки выполните моделирование пост-макета (времени) с помощью симулятора, совместимого с VHDL VITAL.
Программирование
Программируйте устройство с помощью программного обеспечения и оборудования от Microsemi SoC или поддерживаемой сторонней системы программирования. Обратитесь к онлайн-справке программиста для получения информации о программировании устройства Microsemi SoC.
Проверка системы
Вы можете выполнить проверку системы на запрограммированном устройстве с помощью диагностического инструмента Silicon Explorer.
Информацию об использовании Silicon Explorer см. в кратком руководстве по Silicon Explorer.
Генерация списков соединений
В этой главе описываются процедуры создания списков соединений EDIF и структурных VHDL.
Создание списка соединений EDIF
После захвата схемы или синтеза проекта сгенерируйте список соединений EDIF с помощью инструмента захвата или синтеза схемы. Используйте список соединений EDIF для размещения и трассировки. Информацию о создании списка соединений EDIF см. в документации, прилагаемой к инструменту захвата или синтеза схемы.
Создание структурного списка соединений VHDL
Структурный список соединений VHDL fileгенерируются автоматически как часть вашего проекта Libero SoC.
Вы можете найти свой список соединений VHDL files в каталоге /synthesis вашего проекта Libero. Напримерample, если каталог вашего проекта называется project1, то ваш netlist fileнаходятся в /project1/synthesis.
Некоторые семейства позволяют вам экспортировать эти данные. files вручную для использования во внешних инструментах. Если ваше устройство поддерживает эту функцию, вы можете экспортировать netlist files из Инструменты > Экспорт > Список соединений.
Моделирование с помощью ModelSim
В этой главе описываются шаги по выполнению поведенческого, структурного и временного моделирования с использованием симулятора ModelSim.
Показанные процедуры предназначены для ПК. Те же процедуры настройки работают аналогично для UNIX. Используйте прямые косые черты вместо обратных. Для ПК введите команды в окно MTI. Для UNIX введите команды в окно UNIX.
Поведенческое моделирование
Используйте следующую процедуру для выполнения поведенческого моделирования проекта. Обратитесь к документации
прилагаемый к вашему инструменту моделирования для получения дополнительной информации о выполнении поведенческого моделирования.
- Вызовите симулятор ModelSim. (Только для ПК)
- Измените каталог на каталог вашего проекта. Этот каталог должен включать ваш проект VHDL files и testbench. Тип: cd
- Сопоставьте с библиотекой. Если в вашем исходном коде VHDL есть экземпляры ядер, введите следующую команду, чтобы сопоставить их с скомпилированной библиотекой VITAL: vmap $ALSDIR\lib\vtl\95\mti\
Для ссылки на семейную библиотеку в вашем проекте VHDL files, добавьте следующие строки в ваш проект VHDL fileс: библиотека ; использовать .компоненты.все; - Создайте «рабочий» каталог. Введите: vlib work
- Сопоставьте с каталогом «work». Введите следующую команду: vmap work .\work
- Выполните поведенческую симуляцию вашего проекта. Чтобы выполнить поведенческую симуляцию с помощью вашего симулятора VSystem или ModelSim, скомпилируйте ваш проект VHDL и тестовый стенд files и запустите симуляцию. Для иерархических проектов скомпилируйте блоки дизайна нижнего уровня перед блоками дизайна верхнего уровня.
Следующие команды демонстрируют, как скомпилировать проект VHDL и тестовый стенд. files:
вком -93 .vhd
вком -93 .vhd
Чтобы смоделировать дизайн, введите:
vsim
Напримерampль:
vsim test_adder_behave
Пара сущность-архитектура, указанная конфигурацией с именем test_adder_behave в тестовом стенде, будет смоделирована. Если ваш проект содержит ядро PLL, используйте разрешение 1ps:
vsim -t пс
Напримерampль:
vsim -t ps test_adder_behave
Структурное моделирование
Для выполнения структурного моделирования используйте следующую процедуру.
- Сгенерируйте структурный список соединений VHDL. Если вы используете Synopsys Design Compiler, сгенерируйте структурный список соединений VHDL с помощью этого инструмента.
Если вы используете другие инструменты синтеза, сгенерируйте VHDL-файл на уровне вентилей из вашего списка соединений EDIF с помощью file автоматически генерируется в вашем проекте. Некоторые семейства конструкций позволяют вам генерировать fileнепосредственно из меню Инструменты > Экспорт > Список соединений.
Примечание: Сгенерированный VHDL использует std_logic для всех портов. Порты шины будут в том же порядке бит, в котором они появляются в списке соединений EDIF. - Сопоставьте с библиотекой VITAL. Выполните следующую команду, чтобы сопоставить скомпилированную библиотеку VITAL.
vmap $ALSDIR\lib\vtl\95\mti\ - Скомпилируйте структурный netlist. Скомпилируйте свой проект VHDL и испытательный стенд. files. Следующие команды демонстрируют, как скомпилировать проект VHDL и тестовый стенд. files:
vcom -просто e -93 .vhd
vcom -просто -93 .vhd
vcom .vhd
Примечание: Сначала приложение компилирует сущности. Затем оно компилирует архитектуры, как это требуется для списков соединений VHDL, написанных некоторыми инструментами. - Запустите структурную симуляцию. Чтобы смоделировать ваш проект, введите: vsim
Напримерample: vsim test_adder_structure
Будет смоделирована пара «сущность-архитектура», заданная конфигурацией с именем test_adder_structure в тестовом стенде.
Если ваш проект содержит ядро ФАПЧ, используйте разрешение 1пс: vsim -t ps
Напримерample: vsim -t ps test_adder_structure
Моделирование времени
Для выполнения временного моделирования:
- Если вы этого еще не сделали, выполните обратную аннотацию своего проекта и создайте свой испытательный стенд.
- Чтобы выполнить моделирование синхронизации с помощью симулятора V-System или ModelSim, скомпилируйте проект VHDL и испытательный стенд. files, если они еще не были скомпилированы для структурного моделирования, и запустить моделирование. Следующие команды демонстрируют, как скомпилировать проект VHDL и тестовый стенд files:
vcom -просто e -93 .vhd
vcom -просто -93 .vhd
vcom .vhd
Примечание: При выполнении предыдущих шагов сначала компилируются сущности, а затем архитектуры, как это требуется для списков соединений VHDL, написанных некоторыми инструментами. - Запустите моделирование обратной аннотации, используя информацию о времени в SDF file. Введите: vsim -sdf[max|typ|min] / = .sdf -c
The option указывает регион (или путь) к экземпляру в проекте, где начинается обратная аннотация. Вы можете использовать его для указания конкретного экземпляра FPGA в более крупном проекте системы или тестовом стенде, который вы хотите аннотировать обратно. Напримерample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
В этом бывшемample, элемент adder был инстанцирован как экземпляр «uut» в тестовом стенде. Пара сущность-архитектура, указанная конфигурацией с именем «test_adder_structural» в тестовом стенде, будет смоделирована с использованием максимальных задержек, указанных в SDF file.
Если ваша конструкция содержит ядро ФАПЧ, используйте разрешение 1 пс: vsim -t ps -sdf[max|typ|min] / = .sdf -c
Напримерample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
А – Поддержка продукта
Группа продуктов Microsemi SoC поддерживает свои продукты различными службами поддержки, включая службу поддержки клиентов, центр технической поддержки клиентов, webвеб-сайт, электронная почта и офисы продаж по всему миру.
В этом приложении содержится информация о том, как связаться с Microsemi SoC Products Group и использовать эти службы поддержки.
Обслуживание клиентов
Обратитесь в службу поддержки клиентов за нетехнической поддержкой продукта, такой как цены продукта, обновления продукта, информация об обновлении, статус заказа и авторизация.
Из Северной Америки звоните по телефону 800.262.1060
Из других стран звоните по телефону 650.318.4460
Факс, из любой точки мира, 408.643.6913
Центр технической поддержки клиентов
Microsemi SoC Products Group укомплектовывает свой Центр технической поддержки клиентов высококвалифицированными инженерами, которые могут помочь ответить на ваши вопросы по оборудованию, программному обеспечению и дизайну продуктов Microsemi SoC. Центр технической поддержки клиентов тратит много времени на создание заметок по применению, ответов на общие вопросы цикла проектирования, документации известных проблем и различных часто задаваемых вопросов. Поэтому, прежде чем связаться с нами, посетите наши онлайн-ресурсы. Весьма вероятно, что мы уже ответили на ваши вопросы.
Техническая поддержка
Посетите службу поддержки webсайт (www.microsemi.com/soc/support/search/default.aspx) для получения дополнительной информации и поддержки. Многие ответы доступны в поиске web ресурсы включают диаграммы, иллюстрации и ссылки на другие ресурсы на webсайт.
Webсайт
Вы можете просмотреть разнообразную техническую и нетехническую информацию на домашней странице SoC по адресу www.microsemi.com/soc.
Обращение в Центр технической поддержки клиентов
В Центре технической поддержки работают высококвалифицированные инженеры. С центром технической поддержки можно связаться по электронной почте или через группу продуктов Microsemi SoC. webсайт.
Электронная почта
Вы можете сообщить свои технические вопросы на наш адрес электронной почты и получить ответы по электронной почте, факсу или телефону. Кроме того, если у вас есть проблемы с дизайном, вы можете отправить свой дизайн по электронной почте. files получить помощь.
Мы постоянно отслеживаем учетную запись электронной почты в течение дня. При отправке запроса нам обязательно укажите свое полное имя, название компании и контактную информацию для эффективной обработки вашего запроса.
Адрес электронной почты технической поддержки: soc_tech@microsemi.com.
Мои дела
Клиенты Microsemi SoC Products Group могут отправлять и отслеживать технические заявки в Интернете, перейдя в раздел «Мои заявки».
За пределами США
Клиенты, которым нужна помощь за пределами часовых поясов США, могут обратиться в службу технической поддержки по электронной почте (soc_tech@microsemi.com) или обратитесь в местное торговое представительство. Список офисов продаж можно найти по адресу www.microsemi.com/soc/company/contact/default.aspx.
Техническая поддержка ИТАР
Для получения технической поддержки по FPGA RH и RT, которые регулируются Международными правилами торговли оружием (ITAR), свяжитесь с нами через soc_tech_itar@microsemi.com. Либо в разделе «Мои дела» выберите «Да» в раскрывающемся списке ITAR. Полный список ПЛИС Microsemi, регулируемых ITAR, см. на веб-сайте ITAR. web страница.
Штаб-квартира корпорации Microsemi
One Enterprise, Алисо Вьехо, Калифорния, 92656, США
В пределах США: +1 949-380-6100
Продажи: +1 949-380-6136
Факс: +1 949-215-4996
Корпорация Microsemi (NASDAQ: MSCC) предлагает комплексный портфель полупроводниковых решений для: аэрокосмической отрасли, обороны и безопасности; предпринимательство и связь; и промышленные и альтернативные энергетические рынки. Продукты включают в себя высокопроизводительные и надежные аналоговые и радиочастотные устройства, смешанные сигнальные и радиочастотные интегральные схемы, настраиваемые SoC, FPGA и полные подсистемы. Штаб-квартира Microsemi находится в Алисо-Вьехо, Калифорния. Узнайте больше на www.microsemi.com.
© 2012 Корпорация Microsemi. Все права защищены. Microsemi и логотип Microsemi являются товарными знаками корпорации Microsemi. Все другие товарные знаки и знаки обслуживания являются собственностью их соответствующих владельцев.
5-57-9006-12/11.12
Документы/Ресурсы
 |
Версии пакета проектирования Microchip VHDL VITAL SoC [pdf] Руководство пользователя Версии 2024.2 по 12.0, VHDL VITAL SoC Design Suite Версии, VHDL VITAL, SoC Design Suite Версии, Suite Версии, Версии |