VHDL VITAL™
Pandhuan simulasi

Pambuka

Pandhuan Simulasi Vital VHDL iki ngemot informasi babagan nggunakake ModelSim kanggo simulasi desain kanggo piranti Microsemi SoC. Deleng bantuan online kanggo informasi tambahan babagan nggunakake piranti lunak SoC.
Deleng dokumentasi sing ana ing simulator sampeyan kanggo informasi babagan nindakake simulasi.

Asumsi Dokumen
Dokumen iki nganggep ing ngisor iki:

1. Sampeyan wis nginstal piranti lunak Libero SoC. Dokumen iki kanggo piranti lunak Libero SoC v10.0 lan ndhuwur. Kanggo versi piranti lunak sadurunge, waca ing Pandhuan Simulasi Vital VHDL Warisan.
2. Sampeyan wis nginstal simulator VHDL VITAL.
3. Sampeyan wis kenal karo stasiun kerja UNIX lan sistem operasi utawa karo PC lan lingkungan operasi Windows.
4. Sampeyan ngerti arsitektur FPGA lan piranti lunak desain FPGA.

Konvensi Dokumen
Dokumen iki nggunakake variabel ing ngisor iki:

• Pustaka kulawarga FPGA ditampilake minangka . Ganti variabel kulawarga FPGA sing dikarepake karo kulawarga piranti yen perlu. Kanggo example: vcom -karya .vhd
• Pustaka VHDL kompilasi ditampilake minangka . Pengganti kanggo variabel kulawarga VHDL sing dikarepake yen perlu. Basa VHDL mbutuhake jeneng perpustakaan diwiwiti kanthi karakter alfa.

Bantuan Online
Piranti lunak Microsemi SoC dilengkapi bantuan online. Bantuan online khusus kanggo saben piranti lunak kasedhiya saka menu Bantuan.

Setup

Bab iki ngemot informasi babagan nyetel simulator ModelSim kanggo simulasi desain Microsemi SoC.
Bab iki kalebu syarat piranti lunak, langkah-langkah sing njlentrehake carane ngumpulake perpustakaan Microsemi SoC FPGA, lan informasi persiyapan liyane kanggo alat simulasi sing sampeyan gunakake.

Requirements piranti lunak
Informasi ing pandhuan iki ditrapake kanggo Microsemi Libero SoC Software v10.0 lan ndhuwur lan simulator VHDL sing cocog karo IEEE1076.
Kajaba iku, pandhuan iki ngemot informasi babagan nggunakake simulator ModelSim.
Kanggo informasi spesifik babagan versi sing didhukung rilis iki, pindhah menyang sistem dhukungan teknis ing Microsemi web situs (http://www.actel.com/custsup/search.html) lan telusuri tembung kunci pihak katelu.

ModelSim
Wiwit path instalasi beda-beda kanggo saben pangguna lan saben instalasi, document iki nggunakake $ALSDIR kanggo nunjukaké lokasi ngendi piranti lunak diinstal. Yen sampeyan pangguna Unix, mung nggawe variabel lingkungan disebut ALSDIR lan nyetel nilai kanggo path instalasi. Yen sampeyan pangguna Windows, ngganti $ ALSDIR karo path instalasi ing printah.
Gunakake prosedur ing ngisor iki kanggo ngumpulake perpustakaan kanggo simulator ModelSim. Ketik printah UNIX ing pituduh UNIX. Ketik printah Windows ing baris printah saka jendhela ModelSim Transcript.
Printah ing ngisor iki kanggo Windows. Kanggo nggawe printah bisa digunakake kanggo UNIX, gunakake garis miring maju tinimbang garis miring mburi.

Prosedur iki nyusun perpustakaan Microsemi VITAL ing direktori $ALSDIR\lib\vtl\95\mti. Sampeyan kudu ngumpulake model perpustakaan FPGA supaya perpustakaan VITAL bisa mlaku kanthi bener.
Cathetan: Yen wis ana direktori MTI ing direktori $ALSDIR\lib\vtl\95, perpustakaan kompilasi bisa uga ana, lan sampeyan ora perlu nindakake prosedur ing ngisor iki.

1. Gawe perpustakaan sing diarani mti ing direktori $ALSDIR\lib\vtl\95.
2. Njaluk simulator ModelSim (mung Windows).
3. Ganti direktori $ALSDIR\lib\vtl\95\mti. Ketik printah ing ngisor iki ing pituduh: cd $ALSDIR\lib\vtl\95\mti
4. Nggawe a perpustakaan kulawarga. Ketik printah ing ngisor iki ing pituduh: vlib
5. Peta perpustakaan VITAL menyang direktori. Ketik printah ing ngisor iki ing pituduh: vmap $ALSDIR\lib\vtl\95\mti\
6. Kompilasi perpustakaan VITAL sampeyan.
   vcom - karya ../ .vhd
   Kanggo example, kanggo ngumpulake perpustakaan 40MX kanggo simulator sampeyan, ketik printah ing ngisor iki: vcom -work a40mx ../40mx.vhd
7. (Opsional) Kompilasi perpustakaan migrasi. Mung tindakake langkah iki yen sampeyan kudu nggunakake perpustakaan migrasi. Ketik printah ing ngisor iki ing pituduh: vcom -work ../ _mig.vhd

Aliran Desain

Bab iki njlèntrèhaké aliran desain kanggo simulasi desain karo alat simulasi VHDL VITAL-cecek.

Alur Desain VHDL VITAL
Aliran desain VHDL VITAL duwe papat langkah utama:

1. Nggawe Desain
2. Ngleksanakake Desain
3. Pemrograman
4. Verifikasi Sistem

Bagean ing ngisor iki rinci babagan langkah-langkah kasebut.

Nggawe Desain
Sajrone nggawe/verifikasi desain, desain dijupuk ing sumber VHDL tingkat RTL (prilaku) file.
Sawise njupuk desain, sampeyan bisa nindakake simulasi prilaku VHDL file kanggo verifikasi yen kode VHDL bener. Kode kasebut banjur disintesis dadi netlist VHDL tingkat gerbang (struktural). Sawise sintesis, sampeyan bisa nindakake simulasi struktural pre-layout opsional saka desain. Pungkasan, netlist EDIF digawe kanggo digunakake ing Libero SoC lan netlist post-layout struktural VHDL digawe kanggo simulasi wektu ing simulator sing cocog karo VHDL VITAL.

Entri Sumber VHDL
Ketik sumber desain VHDL sampeyan nggunakake editor teks utawa editor HDL sing sensitif konteks. Sumber desain VHDL sampeyan bisa ngemot konstruksi tingkat RTL, uga instansi unsur struktural, kayata inti Libero SoC.

Simulasi Perilaku
Tindakake simulasi prilaku desain sampeyan sadurunge sintesis. Simulasi prilaku verifikasi fungsi kode VHDL sampeyan. Biasane, sampeyan nggunakake nul telat lan bench test VHDL standar kanggo drive simulasi. Delengen dokumentasi sing kalebu karo alat simulasi kanggo informasi babagan nindakake simulasi fungsional.

Sintesis
Sawise nggawe sumber desain VHDL prilaku, sampeyan kudu nggawe sintesis. Sintesis ngowahi VHDL prilaku file menyang netlist tingkat gerbang lan ngoptimalake desain kanggo teknologi target. Dokumentasi sing kalebu karo alat sintesis sampeyan ngemot informasi babagan nindakake sintesis desain.

Generasi Netlist EDIF
Sawise sampeyan wis nggawe, sintesis, lan verifikasi desain sampeyan, piranti lunak nggawe netlist EDIF kanggo panggonan-lan-rute ing Libero SoC.
Netlist EDIF iki uga digunakake kanggo ngasilake netlist VHDL struktural kanggo digunakake ing simulasi struktural.

Generasi Netlist VHDL Struktural
Libero SoC ngasilake netlist VHDL tingkat gerbang saka netlist EDIF sampeyan kanggo digunakake ing simulasi struktur prelayout pasca-sintesis.
Ing file kasedhiya ing direktori / sintesis yen sampeyan pengin nindakake simulasi kanthi manual.
Simulasi Struktural
Nindakake simulasi struktural sadurunge manggonke-lan-nuntun. Simulasi struktural verifikasi fungsi post-sintesis pre-layout struktural VHDL netlist. Penundaan unit sing kalebu ing perpustakaan Libero SoC VITAL sing dikompilasi digunakake. Deleng dokumentasi sing kalebu karo alat simulasi kanggo informasi babagan nindakake simulasi struktural.

Ngleksanakake Desain
Sajrone implementasi desain, sampeyan nyeleh-lan-rute desain nggunakake Libero SoC. Kajaba iku, sampeyan bisa nindakake analisis wektu. Sawise panggonan-lan-rute, nindakake post layout (wektu) simulasi karo VHDL VITAL-cecek simulator.
Pemrograman
Program piranti nganggo piranti lunak lan hardware pemrograman saka Microsemi SoC utawa sistem pemrograman pihak katelu sing didhukung. Deleng bantuan online programmer kanggo informasi babagan program piranti Microsemi SoC.
Verifikasi Sistem
Sampeyan bisa nindakake verifikasi sistem ing piranti sing wis diprogram nggunakake alat diagnostik Silicon Explorer.
Waca Silicon Explorer Quick Start kanggo informasi babagan nggunakake Silicon Explorer.

Nggawe Netlists

Bab iki njlèntrèhaké tata cara kanggo ngasilaken EDIF lan struktural VHDL netlists.
Nggawe Netlist EDIF
Sawise njupuk skema utawa sintesis desain sampeyan, gawe netlist EDIF saka panangkepan skematis utawa alat sintesis. Gunakake netlist EDIF kanggo panggonan-lan-rute. Delengen dokumentasi sing disedhiyakake karo alat panangkepan skematis utawa alat sintesis kanggo informasi babagan nggawe netlist EDIF.
Nggawe Netlist VHDL Struktural
Struktural VHDL netlist files kui otomatis minangka bagéan saka project Libero SoC Panjenengan.
Sampeyan bisa nemokake netlist VHDL files ing direktori / sintesis proyek Libero sampeyan. Kanggo example, yen direktori proyek sampeyan jenenge project1, banjur netlist sampeyan files ana ing / project1 / sintesis.
Sawetara kulawarga ngidini sampeyan ngekspor iki files kanthi manual kanggo digunakake ing piranti external. Yen piranti sampeyan ndhukung fitur iki, sampeyan bisa ngekspor netlist files saka Alat> Ekspor> Netlist.

Simulasi karo ModelSim

Bab iki njlèntrèhaké langkah-langkah kanggo nindakake simulasi prilaku, struktural lan wektu nggunakake simulator ModelSim.
Tata cara sing ditampilake kanggo PC. Prosedur persiyapan sing padha bisa digunakake kanggo UNIX. Gunakake garis miring maju tinimbang garis miring mburi. Kanggo PC, ketik printah menyang jendhela MTI. Kanggo UNIX, ketik printah menyang jendhela UNIX.

Simulasi Perilaku
Gunakake prosedur ing ngisor iki kanggo nindakake simulasi prilaku desain. Deleng dokumentasi
kalebu karo alat simulasi kanggo informasi tambahan babagan nindakake simulasi prilaku.

1. Njaluk simulator ModelSim sampeyan. (mung PC)
2. Ganti direktori menyang direktori proyek sampeyan. Direktori iki kudu kalebu desain VHDL sampeyan files lan testbench. Tipe: cd
3. Peta menyang Pustaka. Yen ana inti sing instantiated ing sumber VHDL, ketik printah ing ngisor iki kanggo map menyang perpustakaan VITAL kompilasi: vmap $ALSDIR\lib\vtl\95\mti\
   Kanggo referensi perpustakaan kulawarga ing desain VHDL Panjenengan files, nambah baris ing ngisor iki kanggo desain VHDL Panjenengan files: perpustakaan ; nggunakake .komponen.kabeh;
4. Nggawe direktori "karya". Tipe: vlib karya
5. Peta menyang direktori "karya". Ketik printah ing ngisor iki: vmap work .\work
6. Nindakake simulasi prilaku desain sampeyan. Kanggo nindakake simulasi prilaku nggunakake simulator VSystem utawa ModelSim, kumpulake desain VHDL lan testbench. files lan mbukak simulasi. Kanggo desain hirarkis, kumpulake blok desain tingkat ngisor sadurunge blok desain tingkat sing luwih dhuwur.

Printah ing ngisor iki nuduhake carane ngumpulake desain VHDL lan testbench files:
vcom -93 .vhd
vcom -93 .vhd

Kanggo simulasi desain, ketik:
vsim
Kanggo example:
vsim test_adder_behave
Pasangan entitas-arsitektur sing ditemtokake dening konfigurasi jenenge test_adder_behave ing testbench bakal simulasi. Yen desain sampeyan ngemot inti PLL, gunakake resolusi 1ps:
vsim -t ps
Kanggo example:
vsim -t ps test_adder_behave

Simulasi Struktural
Gunakake prosedur ing ngisor iki kanggo nindakake simulasi struktural.

1. Nggawe netlist VHDL struktural. Yen sampeyan nggunakake Synopsys Design Compiler, ngasilake netlist VHDL struktural nggunakake alat iki.
   Yen sampeyan nggunakake alat sintesis liyane, gawe VHDL tingkat gerbang saka netlist EDIF kanthi nggunakake file digawe kanthi otomatis ing proyek sampeyan. Sawetara kulawarga desain ngidini sampeyan ngasilake files langsung saka menu Tools > Export > Netlist.
   Cathetan: VHDL sing digawe nggunakake std_logic kanggo kabeh port. Port bis bakal ing urutan bit padha katon ing netlist EDIF.
2. Peta menyang perpustakaan VITAL. Jalanake printah ing ngisor iki kanggo peta perpustakaan VITAL sing dikompilasi.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Kompilasi netlist struktural. Kompilasi desain VHDL lan testbench sampeyan files. Printah ing ngisor iki nuduhake carane ngumpulake desain VHDL lan testbench files:
   vcom -mung e -93 .vhd
   vcom -mung a -93 .vhd
   vcom .vhd
   Cathetan: Pisanan, aplikasi nyusun entitas. Banjur, nyusun arsitektur, kaya sing dibutuhake kanggo netlist VHDL sing ditulis dening sawetara alat.
4. Mbukak simulasi struktural. Kanggo simulasi desain sampeyan, ketik: vsim
   Kanggo example: vsim test_adder_structure
   Pasangan entitas-arsitektur sing ditemtokake dening konfigurasi jenenge test_adder_structure ing testbench bakal simulasi.
   Yen desain sampeyan ngemot inti PLL, gunakake resolusi 1ps: vsim -t ps
   Kanggo example: vsim -t ps test_adder_structure

Simulasi Wektu
Kanggo nindakake simulasi wektu:

1. Yen sampeyan durung nindakake, gawe anotasi desain sampeyan lan gawe testbench sampeyan.
2. Kanggo nindakake simulasi wektu nggunakake simulator V-System utawa ModelSim, kumpulake desain VHDL lan testbench. files, yen padha ora wis nyawiji kanggo simulasi struktural, lan mbukak simulasi. Printah ing ngisor iki nuduhake carane ngumpulake desain VHDL lan testbench files:
   vcom -mung e -93 .vhd
   vcom -mung a -93 .vhd
   vcom .vhd
   Cathetan: Nindakake langkah-langkah sadurunge nglumpukake entitas dhisik banjur arsitektur, kaya sing dibutuhake kanggo netlist VHDL sing ditulis dening sawetara alat.
3. Mbukak simulasi back-anotasi nggunakake informasi wektu ing SDF file. Tipe: vsim -sdf[maks|typ|min] / = .sdf -c
   Ing opsi nemtokake wilayah (utawa path) kanggo Kayata ing desain ngendi bali anotasi wiwit. Sampeyan bisa nggunakake aplikasi kasebut kanggo nemtokake conto FPGA tartamtu ing desain sistem utawa testbench sing luwih gedhe sing pengin digawe anotasi. Kanggo example: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   Ing mantan ikiampNanging, entitas adder wis instantiated minangka Kayata "uut" ing testbench. Pasangan entitas-arsitektur sing ditemtokake dening konfigurasi sing dijenengi "test_adder_structural" ing testbench bakal disimulasikan nggunakake wektu tundha maksimum sing ditemtokake ing SDF. file.
   Yen desain sampeyan ngemot inti PLL, gunakake resolusi 1ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Kanggo example: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural

A - Dhukungan Produk

Microsemi SoC Products Group ndhukung produk kanthi macem-macem layanan dhukungan, kalebu Layanan Pelanggan, Pusat Dhukungan Teknis Pelanggan, a websitus, surat elektronik, lan kantor penjualan ing saindenging jagad.
Lampiran iki ngemot informasi babagan ngubungi Microsemi SoC Products Group lan nggunakake layanan dhukungan kasebut.

Layanan Pelanggan
Hubungi Layanan Pelanggan kanggo dhukungan produk non-teknis, kayata rega produk, upgrade produk, informasi nganyari, status pesenan, lan wewenang.
Saka Amerika Utara, telpon 800.262.1060
Saka negara liya, hubungi 650.318.4460
Fax, saka ngendi wae ing donya, 408.643.6913

Pusat Dhukungan Teknis Pelanggan
Microsemi SoC Products Group staf Pusat Dhukungan Teknis Pelanggan karo insinyur sing trampil sing bisa mbantu njawab pitakonan hardware, software, lan desain babagan Produk Microsemi SoC. Pusat Dhukungan Teknis Pelanggan mbuwang wektu akeh kanggo nggawe cathetan aplikasi, jawaban kanggo pitakonan siklus desain umum, dokumentasi masalah sing dikenal, lan macem-macem FAQ. Dadi, sadurunge hubungi kita, bukak sumber daya online kita. Kemungkinan banget kita wis mangsuli pitakon sampeyan.

Dhukungan Teknis
Dolan maring Dhukungan Pelanggan websitus (www.microsemi.com/soc/support/search/default.aspx) kanggo informasi luwih lengkap lan dhukungan. Akeh jawaban sing kasedhiya ing telusuran web sumber kalebu diagram, ilustrasi, lan pranala menyang sumber daya liyane ing websitus.

Websitus
Sampeyan bisa nelusuri macem-macem informasi teknis lan non-teknis ing kaca ngarep SoC, ing www.microsemi.com/soc.

Hubungi Pusat Dhukungan Teknis Pelanggan
Insinyur sing terampil banget ing Pusat Dhukungan Teknis. Pusat Dhukungan Teknis bisa dikontak liwat email utawa liwat Microsemi SoC Products Group websitus.
Email
Sampeyan bisa ngirim pitakonan teknis menyang alamat email kita lan nampa jawaban liwat email, fax, utawa telpon. Uga, yen sampeyan duwe masalah desain, sampeyan bisa ngirim email desain sampeyan files kanggo nampa pitulungan.
Kita terus-terusan ngawasi akun email sedina muput. Nalika ngirim panjalukan kanggo kita, mangga manawa kanggo kalebu jeneng lengkap, jeneng perusahaan, lan informasi kontak kanggo proses efisien panjalukan.
Alamat email dhukungan teknis yaiku soc_tech@microsemi.com.

Kasus Kula
Pelanggan Microsemi SoC Products Group bisa ngirim lan nglacak kasus teknis kanthi online kanthi pindhah menyang My Cases.
Ing njaba AS
Pelanggan sing mbutuhake pitulung ing njaba zona wektu AS bisa ngontak dhukungan teknis liwat email (soc_tech@microsemi.com) utawa hubungi kantor sales lokal. Daftar kantor sales bisa ditemokake ing www.microsemi.com/soc/company/contact/default.aspx.

Dhukungan Teknis ITAR
Kanggo dhukungan teknis babagan RH lan RT FPGAs sing diatur dening International Traffic in Arms Regulations (ITAR), hubungi kita liwat soc_tech_itar@microsemi.com. Utawa, ing Kasusku, pilih Ya ing dhaptar gulung mudhun ITAR. Kanggo dhaptar lengkap FPGA Microsemi sing diatur ITAR, bukak ITAR web kaca.

Kantor Pusat Perusahaan Microsemi
One Enterprise, Aliso Viejo CA 92656 USA
Ing AS: +1 949-380-6100
Penjualan: +1 949-380-6136
Fax: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) nawakake portofolio komprehensif solusi semikonduktor kanggo: aerospace, pertahanan lan keamanan; perusahaan lan komunikasi; lan pasar energi industri lan alternatif. Produk kalebu piranti analog lan RF kanthi kinerja dhuwur, linuwih dhuwur, sinyal campuran lan sirkuit terpadu RF, SoC sing bisa disesuaikan, FPGA, lan subsistem lengkap. Microsemi kantor pusat ing Aliso Viejo, Calif. Sinau luwih lengkap ing www.microsemi.com.

© 2012 Microsemi Corporation. Kabeh hak dilindhungi undhang-undhang. Microsemi lan logo Microsemi minangka merek dagang Microsemi Corporation. Kabeh merek dagang lan merek layanan liyane minangka properti saka sing nduweni.
5-57-9006-12/11.12

Dokumen / Sumber Daya

Versi Microchip VHDL VITAL SoC Design Suite [pdf] Pandhuan pangguna Versi 2024.2 nganti 12.0, VHDL VITAL SoC Design Suite Versions, VHDL VITAL, SoC Design Suite Versions, Suite Versions, Versions

Referensi

• Manual pangguna