VHDL VITAL™
Simulatiegids

Invoering

Deze VHDL Vital Simulation Guide bevat informatie over het gebruik van ModelSim voor het simuleren van ontwerpen voor Microsemi SoC-apparaten. Raadpleeg de online help voor aanvullende informatie over het gebruik van de SoC-software.
Raadpleeg de documentatie bij uw simulator voor informatie over het uitvoeren van de simulatie.

Documentveronderstellingen
In dit document wordt uitgegaan van het volgende:

1. U hebt de Libero SoC-software geïnstalleerd. Dit document is voor Libero SoC-software v10.0 en hoger. Voor eerdere softwareversies, zie de Legacy VHDL Vital Simulatiehandleiding.
2. U hebt uw VHDL VITAL-simulator geïnstalleerd.
3. U bent bekend met UNIX-werkstations en -besturingssystemen of met pc's en Windows-besturingssystemen.
4. Je bent bekend met FPGA-architectuur en FPGA-ontwerpsoftware.

Documentconventies
In dit document worden de volgende variabelen gebruikt:

• FPGA-familiebibliotheken worden weergegeven als Vervang de gewenste FPGA-familievariabele indien nodig door de apparaatfamilie. Bijvoorbeeldample: vcom -werk .vhd
• Gecompileerde VHDL-bibliotheken worden weergegeven als . Vervanging voor de gewenste VHDL-familievariabele, indien nodig. De VHDL-taal vereist dat de bibliotheeknamen beginnen met een alfanumeriek teken.

Onlinehulp
Microsemi SoC-software wordt geleverd met online help. Online help voor elke softwaretool is beschikbaar via het Help-menu.

Instellen

Dit hoofdstuk bevat informatie over het instellen van de ModelSim-simulator voor het simuleren van Microsemi SoC-ontwerpen.
Dit hoofdstuk bevat softwarevereisten, stappen voor het compileren van Microsemi SoC FPGA-bibliotheken en andere installatie-informatie voor de simulatietool die u gebruikt.

Softwarevereisten
De informatie in deze handleiding is van toepassing op Microsemi Libero SoC Software v10.0 en hoger en IEEE1076-compatibele VHDL-simulators.
Daarnaast bevat deze gids informatie over het gebruik van ModelSim-simulators.
Voor specifieke informatie over welke versies deze release ondersteunt, ga naar het technische ondersteuningssysteem op de Microsemi web site (http://www.actel.com/custsup/search.html) en zoek op het trefwoord derde partij.

ModelSim
Omdat het installatiepad voor elke gebruiker en elke installatie verschilt, gebruikt dit document $ALSDIR om de locatie aan te geven waar de software is geïnstalleerd. Als u een Unix-gebruiker bent, maakt u eenvoudig een omgevingsvariabele met de naam ALSDIR en stelt u de waarde in op het installatiepad. Als u een Windows-gebruiker bent, vervangt u $ALSDIR door het installatiepad in de opdrachten.
Gebruik de volgende procedure om bibliotheken voor de ModelSim-simulators te compileren. Typ UNIX-opdrachten bij de UNIX-prompt. Typ Windows-opdrachten op de opdrachtregel van het ModelSim Transcript-venster.
De onderstaande opdrachten zijn voor Windows. Om de opdrachten voor UNIX te laten werken, gebruikt u slashes in plaats van backslashes.

Met deze procedure wordt een Microsemi VITAL-bibliotheek gecompileerd in de directory $ALSDIR\lib\vtl\95\mti. U moet de FPGA-bibliotheekmodellen compileren om de VITAL-bibliotheken correct te laten werken.
Opmerking: Als er al een MTI-map in de map $ALSDIR\lib\vtl\95 staat, zijn er mogelijk gecompileerde bibliotheken aanwezig en hoeft u de volgende procedure mogelijk niet uit te voeren.

1. Maak een bibliotheek met de naam mti in de map $ALSDIR\lib\vtl\95.
2. Roep de ModelSim-simulator aan (alleen Windows).
3. Ga naar de map $ALSDIR\lib\vtl\95\mti. Voer de volgende opdracht in bij de prompt: cd $ALSDIR\lib\vtl\95\mti
4. Maak een familiebibliotheek. Voer de volgende opdracht in bij de prompt: vlib
5. Breng de VITAL-bibliotheek in kaart naar de map. Voer de volgende opdracht in bij de prompt: vmap $ALSDIR\lib\vtl\95\mti\
6. Compileer uw VITAL-bibliotheken.
   vcom -werk ../ .vhd
   BijvoorbeeldampOm de 40MX-bibliotheek voor uw simulator te compileren, typt u de volgende opdracht: vcom -work a40mx ../40mx.vhd
7. (Optioneel) Compileer de migratiebibliotheek. Voer deze stap alleen uit als u de migratiebibliotheek nodig hebt. Typ de volgende opdracht achter de prompt: vcom -work ../ _mig.vhd

Ontwerpstroom

In dit hoofdstuk wordt de ontwerpstroom beschreven voor het simuleren van ontwerpen met een VHDL VITAL-compatibele simulatietool.

VHDL VITAL-ontwerpstroom
De VHDL VITAL-ontwerpstroom bestaat uit vier hoofdstappen:

1. Ontwerp maken
2. Ontwerp implementeren
3. Programmeren
4. Systeemverificatie

In de volgende paragrafen worden deze stappen gedetailleerd beschreven.

Ontwerp maken
Tijdens het maken/verifiëren van een ontwerp wordt een ontwerp vastgelegd in een VHDL-bron op RTL-niveau (gedragsmatig) file.
Nadat u het ontwerp hebt vastgelegd, kunt u een gedragssimulatie van de VHDL uitvoeren file om te verifiëren of de VHDL-code correct is. De code wordt vervolgens gesynthetiseerd tot een gate-level (structurele) VHDL-netlijst. Na de synthese kunt u optioneel een structurele simulatie van het ontwerp uitvoeren vóór de lay-out. Ten slotte wordt een EDIF-netlijst gegenereerd voor gebruik in Libero SoC en een structurele VHDL-netlijst na de lay-out voor timingsimulatie in een VHDL VITAL-compatibele simulator.

VHDL-bronvermelding
Voer uw VHDL-ontwerpbron in met een teksteditor of een contextgevoelige HDL-editor. Uw VHDL-ontwerpbron kan RTL-constructies bevatten, evenals instantiaties van structurele elementen, zoals Libero SoC-cores.

Gedragssimulatie
Voer een gedragssimulatie van uw ontwerp uit vóór de synthese. Gedragssimulatie verifieert de functionaliteit van uw VHDL-code. Meestal gebruikt u nulvertragingen en een standaard VHDL-testbank om de simulatie uit te voeren. Raadpleeg de documentatie bij uw simulatietool voor informatie over het uitvoeren van functionele simulatie.

Synthese
Nadat u uw gedrags-VHDL-ontwerpbron hebt gemaakt, moet u deze synthetiseren. Synthese transformeert de gedrags-VHDL file in een gate-level netlist en optimaliseert het ontwerp voor een doeltechnologie. De documentatie bij uw synthesetool bevat informatie over het uitvoeren van ontwerpsynthese.

EDIF-netlijstgeneratie
Nadat u uw ontwerp hebt gemaakt, gesynthetiseerd en geverifieerd, genereert de software een EDIF-netlijst voor plaats en route in Libero SoC.
Deze EDIF-netlijst wordt ook gebruikt om een ​​structurele VHDL-netlijst te genereren voor gebruik in structurele simulatie.

Structurele VHDL-netlijstgeneratie
Libero SoC genereert een VHDL-netlijst op gate-niveau uit uw EDIF-netlijst voor gebruik in structurele prelayout-simulatie na synthese.
De file is beschikbaar in de map /synthesis als u de simulatie handmatig wilt uitvoeren.
Structurele simulatie
Voer een structurele simulatie uit vóór plaatsing en routering. Structurele simulatie verifieert de functionaliteit van uw post-synthese pre-layout structurele VHDL-netlijst. Er wordt gebruikgemaakt van de unit delays die zijn opgenomen in de gecompileerde Libero SoC VITAL-bibliotheken. Raadpleeg de documentatie bij uw simulatietool voor informatie over het uitvoeren van structurele simulatie.

Ontwerp implementeren
Tijdens de implementatie van het ontwerp plaatst en routeert u een ontwerp met behulp van Libero SoC. Daarnaast kunt u timinganalyses uitvoeren. Na plaatsing en route voert u een post-layout (timing) simulatie uit met een VHDL VITAL-compatibele simulator.
Programmeren
Programmeer een apparaat met programmeersoftware en -hardware van Microsemi SoC of een ondersteund programmeersysteem van derden. Raadpleeg de online help voor programmeurs voor informatie over het programmeren van een Microsemi SoC-apparaat.
Systeemverificatie
U kunt een systeemverificatie uitvoeren op een geprogrammeerd apparaat met behulp van de diagnostische tool Silicon Explorer.
Raadpleeg de Silicon Explorer Quick Start voor informatie over het gebruik van de Silicon Explorer.

Netlijsten genereren

In dit hoofdstuk worden de procedures voor het genereren van EDIF- en structurele VHDL-netlijsten beschreven.
Een EDIF-netlijst genereren
Nadat u uw schema hebt vastgelegd of uw ontwerp hebt gesynthetiseerd, genereert u een EDIF-netlijst vanuit uw tool voor schemavastlegging of -synthese. Gebruik de EDIF-netlijst voor plaats- en routebepaling. Raadpleeg de documentatie bij uw tool voor schemavastlegging of -synthese voor informatie over het genereren van een EDIF-netlijst.
Een structurele VHDL-netlijst genereren
Structurele VHDL-netlijst fileworden automatisch gegenereerd als onderdeel van uw Libero SoC-project.
Je kunt je VHDL-netlijst vinden files in de /synthesis-map van uw Libero-project. Bijvoorbeeldample, als uw projectmap project1 heet, dan is uw netlijst files staan ​​in /project1/synthesis.
Sommige families stellen u in staat deze te exporteren fileHandmatig voor gebruik in externe tools. Als uw apparaat deze functie ondersteunt, kunt u de netlijst exporteren. files van Extra > Exporteren > Netlijst.

Simulatie met ModelSim

In dit hoofdstuk worden de stappen beschreven voor het uitvoeren van gedrags-, structuur- en timingsimulatie met behulp van de ModelSim-simulator.
De getoonde procedures zijn voor pc. Dezelfde installatieprocedures werken op vergelijkbare wijze voor UNIX. Gebruik slashes in plaats van backslashes. Typ voor pc opdrachten in het MTI-venster. Typ voor UNIX opdrachten in een UNIX-venster.

Gedragssimulatie
Gebruik de volgende procedure om een ​​gedragssimulatie van een ontwerp uit te voeren. Raadpleeg de documentatie.
die bij uw simulatietool is meegeleverd, vindt u aanvullende informatie over het uitvoeren van gedragssimulatie.

1. Roep je ModelSim-simulator aan. (Alleen PC)
2. Ga naar de map van je project. Deze map moet je VHDL-ontwerp bevatten. files en testbank. Type: cd
3. Toewijzen aan de bibliotheek. Als er cores in uw VHDL-bron zijn geïnstantieerd, typt u de volgende opdracht om ze toe te wijzen aan de gecompileerde VITAL-bibliotheek: vmap $ALSDIR\lib\vtl\95\mti\
   Om te verwijzen naar de familiebibliotheek in uw VHDL-ontwerp files, voeg de volgende regels toe aan uw VHDL-ontwerp files: bibliotheek ; gebruik .componenten.all;
4. Maak een map 'werk' aan. Typ: vlib work
5. Ga naar de map 'werk'. Typ de volgende opdracht: vmap work \work
6. Voer een gedragssimulatie van uw ontwerp uit. Om een ​​gedragssimulatie uit te voeren met uw VSystem- of ModelSim-simulator, compileert u uw VHDL-ontwerp en testbench. files en voer een simulatie uit. Voor hiërarchische ontwerpen compileert u de ontwerpblokken op lager niveau vóór de ontwerpblokken op hoger niveau.

De volgende opdrachten laten zien hoe u VHDL-ontwerp en testbench kunt compileren files:
vcom-93 .vhd
vcom-93 .vhd

Om het ontwerp te simuleren, typt u:
vsim
Bijvoorbeeldampon:
vsim test_adder_behave
Het entiteit-architectuurpaar dat is gespecificeerd door de configuratie test_adder_behave in de testbench, wordt gesimuleerd. Als uw ontwerp een PLL-kern bevat, gebruik dan een resolutie van 1ps:
vsim -t ps
Bijvoorbeeldampon:
vsim -t ps test_adder_behave

Structurele simulatie
Gebruik de volgende procedure om een ​​structurele simulatie uit te voeren.

1. Genereer een structurele VHDL-netlijst. Als u Synopsys Design Compiler gebruikt, kunt u met deze tool een structurele VHDL-netlijst genereren.
   Als u andere synthesetools gebruikt, genereer dan een VHDL op gate-niveau vanuit uw EDIF-netlijst met behulp van de file automatisch gegenereerd in uw project. Sommige ontwerpfamilies stellen u in staat om de filerechtstreeks vanuit het menu Extra > Exporteren > Netlijst.
   Opmerking: De gegenereerde VHDL gebruikt std_logic voor alle poorten. De buspoorten staan ​​in dezelfde bitvolgorde als in de EDIF-netlijst.
2. Toewijzen aan de VITAL-bibliotheek. Voer de volgende opdracht uit om de gecompileerde VITAL-bibliotheek toe te wijzen.
   vmap $ALSDIR\lib\vtl\95\mti\
3. Compileer de structurele netlijst. Compileer je VHDL-ontwerp en testbench. files. De volgende opdrachten laten zien hoe u VHDL-ontwerp en testbench compileert files:
   vcom -gewoon e -93 .vhd
   vcom -gewoon een -93 .vhd
   vcom .vhd
   Opmerking: Eerst compileert de applicatie de entiteiten. Vervolgens compileert de applicatie de architecturen, zoals vereist voor VHDL-netlijsten die door bepaalde tools zijn geschreven.
4. Voer de structurele simulatie uit. Om je ontwerp te simuleren, typ je: vsim
   Bijvoorbeeldample: vsim test_adder_structure
   Het entiteit-architectuurpaar dat is opgegeven in de configuratie met de naam test_adder_structure in de testbench, wordt gesimuleerd.
   Als uw ontwerp een PLL-kern bevat, gebruik dan een resolutie van 1 ps: vsim -t ps
   Bijvoorbeeldample: vsim -t ps test_adder_structure

Timing Simulatie
Om timingsimulatie uit te voeren:

1. Als u dat nog niet gedaan hebt, maak dan backnotities op uw ontwerp en creëer uw testbench.
2. Om een ​​timingsimulatie uit te voeren met uw V-System of ModelSim-simulator, compileert u uw VHDL-ontwerp en testbench files, als ze nog niet gecompileerd zijn voor een structurele simulatie, en voer een simulatie uit. De volgende opdrachten laten zien hoe u VHDL-ontwerp- en testbench compileert. files:
   vcom -gewoon e -93 .vhd
   vcom -gewoon een -93 .vhd
   vcom .vhd
   Let op: Als u de voorgaande stappen uitvoert, worden eerst de entiteiten en vervolgens de architecturen gecompileerd, zoals vereist voor VHDL-netlijsten die door sommige hulpprogramma's worden geschreven.
3. Voer de simulatie van de back-annotatie uit met behulp van de timinginformatie in de SDF file. Type: vsim -sdf[max|typ|min] / = .sdf -c
   De Deze optie specificeert de regio (of het pad) naar een instantie in een ontwerp waar de back-annotatie begint. U kunt deze optie gebruiken om een ​​specifieke FPGA-instantie in een groter systeemontwerp of testbench te specificeren die u wilt back-annoteren. Bijvoorbeeldample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
   In deze example, de entiteitsadder is geïnstantieerd als instance "uut" in de testbench. Het entiteit-architectuurpaar dat is gespecificeerd door de configuratie met de naam "test_adder_structural" in de testbench, wordt gesimuleerd met behulp van de maximale vertragingen die zijn gespecificeerd in de SDF. file.
   Als uw ontwerp een PLL-kern bevat, gebruik dan een resolutie van 1 ps: vsim -t ps -sdf[max|typ|min] / = .sdf -c
   Bijvoorbeeldample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structureel

A – Productondersteuning

Microsemi SoC Products Group ondersteunt haar producten met verschillende ondersteunende diensten, waaronder Customer Service, Customer Technical Support Center, een website, e-mail en wereldwijde verkoopkantoren.
Deze bijlage bevat informatie over contact opnemen met Microsemi SoC Products Group en het gebruik van deze ondersteuningsdiensten.

Klantenservice
Neem contact op met de klantenservice voor niet-technische productondersteuning, zoals productprijzen, productupgrades, update-informatie, bestelstatus en autorisatie.
Vanuit Noord-Amerika belt u 800.262.1060
Vanuit de rest van de wereld belt u 650.318.4460
Fax, overal ter wereld, 408.643.6913

Klantencentrum voor technische ondersteuning
Microsemi SoC Products Group beschikt over een Customer Technical Support Center met hooggekwalificeerde engineers die u kunnen helpen met al uw vragen over hardware, software en ontwerp van Microsemi SoC-producten. Het Customer Technical Support Center besteedt veel tijd aan het schrijven van applicatienotities, het beantwoorden van veelvoorkomende vragen over de ontwerpcyclus, het documenteren van bekende problemen en diverse veelgestelde vragen. Neem daarom, voordat u contact met ons opneemt, een kijkje in onze online bronnen. De kans is groot dat we uw vragen al hebben beantwoord.

Technische ondersteuning
Bezoek de klantenservice website (www.microsemi.com/soc/support/search/default.aspx) voor meer informatie en ondersteuning. Veel antwoorden beschikbaar op de doorzoekbare web bron omvatten diagrammen, illustraties en koppelingen naar andere bronnen op de webplaats.

Webplaats
U kunt door een verscheidenheid aan technische en niet-technische informatie bladeren op de SoC-startpagina op www.microsemi.com/soc.

Contact opnemen met het Customer Technical Support Center
Hoogopgeleide ingenieurs bemannen het Technical Support Center. U kunt contact opnemen met het Technical Support Center via e-mail of via de Microsemi SoC Products Group webplaats.
E-mail
U kunt uw technische vragen naar ons e-mailadres sturen en antwoorden per e-mail, fax of telefoon ontvangen. Ook als u ontwerpproblemen heeft, kunt u uw ontwerp e-mailen files om hulp te krijgen.
We houden het e-mailaccount de hele dag constant in de gaten. Zorg ervoor dat u bij het verzenden van uw verzoek uw volledige naam, bedrijfsnaam en uw contactgegevens vermeldt voor een efficiënte verwerking van uw verzoek.
Het e-mailadres voor technische ondersteuning is soc_tech@microsemi.com.

Mijn zaken
Klanten van Microsemi SoC Products Group kunnen technische cases online indienen en volgen door naar My Cases te gaan.
Buiten de VS
Klanten die hulp nodig hebben buiten de Amerikaanse tijdzones kunnen contact opnemen met de technische ondersteuning via e-mail (soc_tech@microsemi.com) of neem contact op met een plaatselijk verkoopkantoor. Advertenties van verkoopkantoren zijn te vinden op www.microsemi.com/soc/company/contact/default.aspx.

ITAR technische ondersteuning
Neem voor technische ondersteuning voor RH- en RT-FPGA's die worden gereguleerd door International Traffic in Arms Regulations (ITAR) contact met ons op via soc_tech_itar@microsemi.com. U kunt ook binnen Mijn cases Ja selecteren in de vervolgkeuzelijst ITAR. Bezoek de ITAR voor een volledige lijst van door ITAR gereguleerde Microsemi FPGA's web pagina.

Microsemi-hoofdkantoor
Eén onderneming, Aliso Viejo CA 92656 VS
Binnen de VS: +1 949-380-6100
Verkoop: +1 949-380-6136
Faxen: +1 949-215-4996

Microsemi Corporation (NASDAQ: MSCC) biedt een uitgebreid portfolio van halfgeleideroplossingen voor: lucht- en ruimtevaart, defensie en veiligheid; onderneming en communicatie; en industriële en alternatieve energiemarkten. Producten omvatten hoogwaardige, zeer betrouwbare analoge en RF-apparaten, gemengde signaal- en RF-geïntegreerde schakelingen, aanpasbare SoC's, FPGA's en complete subsystemen. Het hoofdkantoor van Microsemi is gevestigd in Aliso Viejo, Californië. Meer informatie op www.microsemi.com.

© 2012 Microsemi Corporation. Alle rechten voorbehouden. Microsemi en het Microsemi-logo zijn handelsmerken van Microsemi Corporation. Alle andere handelsmerken en dienstmerken zijn het eigendom van hun respectieve eigenaars.
5-57-9006-12/11.12

Documenten / Bronnen

Microchip VHDL VITAL SoC Design Suite-versies [pdf] Gebruikershandleiding Versies 2024.2 tot 12.0, VHDL VITAL SoC Design Suite-versies, VHDL VITAL, SoC Design Suite-versies, Suite-versies, Versies

Referenties

• Gebruiksaanwijzing