ASMI Parallel II Intel FPGA IP

ASMI Parallel II Intel® FPGA IP забезпечує доступ до конфігураційних пристроїв Intel FPGA, які є квадро-послідовною конфігурацією (EPCQ), низькою гучністюtage конфігурація чотирьох послідовних каналів (EPCQ-L) і послідовна конфігурація EPCQ-A. Ви можете використовувати цю IP-адресу для читання та запису даних на зовнішні флеш-пристрої для таких програм, як віддалене оновлення системи та заголовок карти чутливості SEU File (.smh) зберігання.
Окрім функцій, які підтримує ASMI Parallel Intel FPGA IP, ASMI Parallel II Intel FPGA IP додатково підтримує:

• Прямий доступ до флеш-пам'яті (запис/читання) через інтерфейс із відображенням пам'яті Avalon®.
• Регістр керування для інших операцій через інтерфейс регістру статусу керування (CSR) в інтерфейсі відображення пам’яті Avalon.
• Перекладіть загальні команди з інтерфейсу відображення пам’яті Avalon у коди команд пристрою.

ASMI Parallel II Intel FPGA IP доступний для всіх сімейств пристроїв Intel FPGA, включаючи пристрої Intel MAX® 10, які використовують режим GPIO.
ASMI Parallel II Intel FPGA IP підтримує лише пристрої EPCQ, EPCQ-L і EPCQ-A. Якщо ви використовуєте флеш-пристрої сторонніх виробників, ви повинні використовувати Generic Serial Flash Interface Intel FPGA IP.
ASMI Parallel II Intel FPGA IP підтримується програмним забезпеченням Intel Quartus® Prime версії 17.0 і новіших.
Пов'язана інформація

• Вступ до Intel FPGA IP Cores
  • Надає загальну інформацію про всі IP-ядра Intel FPGA, включаючи параметризацію, генерацію, оновлення та імітацію IP-ядер.
• Створення незалежних від версії сценаріїв моделювання IP та Qsys
  • Створюйте сценарії моделювання, які не вимагають ручного оновлення програмного забезпечення або версії IP.
• Найкращі практики управління проектами
  • Рекомендації щодо ефективного управління та переносимості вашого проекту та IP files.
• Посібник користувача ASMI Parallel Intel FPGA IP Core
• Загальний послідовний флеш-інтерфейс Intel FPGA IP Посібник користувача
  • Забезпечує підтримку флеш-пристроїв сторонніх виробників.
• AN 720: Симуляція блоку ASMI у вашому проекті

Інформація про випуск

Версії IP такі ж, як версії програмного забезпечення Intel Quartus Prime Design Suite до версії 19.1. Починаючи з програмного забезпечення Intel Quartus Prime Design Suite версії 19.2 або новішої, IP-ядра мають нову схему версії IP.
Номер IP-версії (XYZ) може змінюватися від однієї версії програмного забезпечення Intel Quartus Prime до іншої. Зміна в:

• X вказує на значний перегляд IP. Якщо ви оновлюєте програмне забезпечення Intel Quartus Prime, вам потрібно повторно створити IP.
• Y означає, що IP містить нові функції. Відновіть свій IP, щоб включити ці нові функції.
• Z означає, що IP містить незначні зміни. Відновіть свій IP, щоб включити ці зміни.

Таблиця 1. Інформація про випуск ASMI Parallel II Intel FPGA IP

Пункт	опис
Версія IP	18.0
Версія Intel Quartus Prime Pro Edition	18.0
Дата випуску	2018.05.07

Порти

Рисунок 1. Блок-схема портів

Таблиця 2. Опис портів

Сигнал	Ширина	Напрямок	опис
Avalon Memory-Mapped Slave Interface для CSR (avl_csr)
avl_csr_addr	6	Введення	Адресна шина інтерфейсу з відображенням пам'яті Avalon. Адресна шина - це адресація слів.
avl_csr_read	1	Введення	Керування читанням інтерфейсу Avalon, відображеного в пам’яті, до CSR.
avl_csr_rddata	32	Вихід	Інтерфейс з відображенням пам'яті Avalon читає шину даних із CSR.
avl_csr_write	1	Введення	Контроль запису в CSR інтерфейсу Avalon, відображеного в пам’яті.
avl_csr_writedata	32	Введення	Інтерфейс із відображенням пам’яті Avalon записує шину даних у CSR.
avl_csr_waitrequest	1	Вихід	Керування запитом на очікування інтерфейсу Avalon із відображенням пам’яті від CSR.
avl_csr_rddata_valid	1	Вихід	Дійсні дані зчитування інтерфейсу Avalon, відображеного в пам’яті, що вказує на наявність даних зчитування CSR.
Avalon Memory-Mapped Slave Interface для доступу до пам’яті (avl_ mem)
avl_mem_write	1	Введення	Контроль запису в пам'ять інтерфейсу Avalon, відображеного в пам'яті
avl_mem_burstcount	7	Введення	Кількість спалахів інтерфейсу Avalon для пам’яті. Діапазон значень від 1 до 64 (максимальний розмір сторінки).
avl_mem_waitrequest	1	Вихід	Керування запитом на очікування інтерфейсу Avalon із відображенням пам’яті з пам’яті.
avl_mem_read	1	Введення	Керування читанням пам'яті інтерфейсу Avalon, відображеного в пам'яті
avl_mem_addr	N	Введення	Адресна шина інтерфейсу з відображенням пам'яті Avalon. Адресна шина - це адресація слів. Ширина адреси залежить від використовуваної щільності флеш-пам'яті.
avl_mem_writedata	32	Введення	Інтерфейс із відображенням пам’яті Avalon записує шину даних у пам’ять
avl_mem_readddata	32	Вихід	Інтерфейс з відображенням пам'яті Avalon читає шину даних із пам'яті.
avl_mem_rddata_valid	1	Вихід	Дані зчитування інтерфейсу Avalon, відображеного в пам’яті, дійсні, що вказує на наявність даних зчитування з пам’яті.
avl_mem_byteenble	4	Введення	Інтерфейс Avalon, відображений у пам'яті, дозволяє записувати дані з шини в пам'ять. Під час пакетного режиму шина byteenable матиме логічний високий рівень, 4'b1111.
Годинник і скидання
clk	1	Введення	Введіть годинник для синхронізації IP. (1)
reset_n	1	Введення	Асинхронне скидання для скидання IP.(2)
Інтерфейс каналу(3)
fqspi_dataout	4	Двонаправлений	Вхідний або вихідний порт для передачі даних із флеш-пристрою.
продовження...

Сигнал	Ширина	Напрямок	опис
qspi_dclk	1	Вихід	Подає сигнал годинника на флеш-пристрій.
qspi_scein	1	Вихід	Подає сигнал ncs на флеш-пристрій. Підтримує Stratix® V, Arria® V, Cyclone® V та старіші пристрої.
	3	Вихід	Подає сигнал ncs на флеш-пристрій. Підтримує пристрої Intel Arria 10 і Intel Cyclone 10 GX.

• Ви можете встановити тактову частоту нижче або рівну 50 МГц.
• Утримуйте сигнал принаймні один такт, щоб скинути IP.
• Доступно, якщо ввімкнути параметр «Вимкнути виділений активний послідовний інтерфейс».

Пов'язана інформація

• Специфікація пристроїв Quad-Serial Configuration (EPCQ).
• Таблиця даних пристроїв послідовної конфігурації EPCQ-L
• Таблиця даних пристрою послідовної конфігурації EPCQ-A

Параметри

Таблиця 3. Налаштування параметрів

Параметр	Правові цінності	Описи
Тип пристрою конфігурації	EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A	Визначає тип пристрою EPCQ, EPCQ-L або EPCQ-A, який потрібно використовувати.
Виберіть режим I/O	ЗВИЧАЙНИЙ СТАНДАРТ DUAL QUAD	Вибирає розширену ширину даних, коли ви вмикаєте операцію швидкого читання.
Вимкніть виділений інтерфейс Active Serial	—	Направляє сигнали ASMIBLOCK на верхній рівень вашого дизайну.
Увімкнути інтерфейс контактів SPI	—	Перетворює сигнали ASMIBLOCK на контактний інтерфейс SPI.
Увімкнути модель імітації Flash	—	Використовує стандартну імітаційну модель EPCQ 1024 для моделювання. Якщо ви використовуєте флеш-пристрій стороннього виробника, див AN 720: Симуляція блоку ASMI у вашому проекті щоб створити оболонку для з’єднання моделі флеш-пам’яті з блоком ASMI.
Кількість використаних мікросхем	1 2(4) 3(4)	Вибирає кількість мікросхем, підключених до спалаху.

• Підтримується лише на пристроях Intel Arria 10, Intel Cyclone 10 GX та інших пристроях із увімкненим інтерфейсом Enable SPI pins.

Пов'язана інформація

• Специфікація пристроїв Quad-Serial Configuration (EPCQ).
• Таблиця даних пристроїв послідовної конфігурації EPCQ-L
• Таблиця даних пристрою послідовної конфігурації EPCQ-A
• AN 720: Симуляція блоку ASMI у вашому проекті

Реєстрація Карта

Таблиця 4. Карта реєстру

• Кожне зміщення адреси в наведеній нижче таблиці відповідає 1 слову адресного простору пам’яті.
• Усі регістри мають значення за замовчуванням 0x0.

Зсув	Ім'я реєстрації	R/W	Назва поля	біт	Ширина	опис
0	WR_ENABLE	W	WR_ENABLE	0	1	Напишіть 1, щоб увімкнути запис.
1	WR_DISABLE	W	WR_DISABLE	0	1	Напишіть 1, щоб відключити запис.
2	WR_STATUS	W	WR_STATUS	7:0	8	Містить інформацію для запису в реєстр статусу.
3	RD_STATUS	R	RD_STATUS	7:0	8	Містить інформацію про операцію регістру стану читання.
4	SECTOR_ERASE	W	Значення сектора	23:0 або 31:0	24 або 32	Містить адресу сектора, яку потрібно стерти залежно від щільності пристрою.(5)
5	SUBSECTOR_ERASE	W	Значення підсектору	23:0 або 31:0	24 або 32	Містить адресу підсектору, яку потрібно стерти залежно від щільності пристрою.(6)
6 – 7	Зарезервовано
8	КОНТРОЛЬ	W/R	ВИБІР ЧІПА	7:4	4	Вибір флеш-пристрою. Значення за замовчуванням — 0, призначене для першого флеш-пристрою. Щоб вибрати другий пристрій, встановіть значення 1, щоб вибрати третій пристрій, встановіть значення 2.
		Зарезервовано
		W/R	ВИМКНУТИ	0	1	Установіть значення 1, щоб вимкнути сигнали SPI IP шляхом переведення всіх вихідних сигналів у стан високого Z.
продовження...

Зсув	Ім'я реєстрації	R/W	Назва поля	біт	Ширина	опис
						Це можна використовувати для спільного використання шини з іншими пристроями.
9 – 12	Зарезервовано
13	WR_NON_VOLATILE_CONF_REG	W	значення NVCR	15:0	16	Записує значення в енергонезалежний регістр конфігурації.
14	RD_NON_VOLATILE_CONF_REG	R	значення NVCR	15:0	16	Читає значення з енергонезалежного регістру конфігурації
15	RD_ FLAG_ STATUS_REG	R	RD_ FLAG_ STATUS_REG	8	8	Читає реєстр статусу прапора
16	CLR_FLAG_ СТАТУС РЕГ	W	CLR_FLAG_ СТАТУС РЕГ	8	8	Очищає реєстр статусу прапора
17	BULK_ERASE	W	BULK_ERASE	0	1	Напишіть 1, щоб стерти весь чіп (для пристрою з одним кристалом).(7)
18	DIE_ERASE	W	DIE_ERASE	0	1	Напишіть 1, щоб стерти всю матрицю (для пристроїв зі стековими матрицями).(7)
19	4BYTES_ADDR_EN	W	4BYTES_ADDR_EN	0	1	Напишіть 1, щоб увійти в режим 4-байтової адреси
20	4BYTES_ADDR_EX	W	4BYTES_ADDR_EX	0	1	Напишіть 1, щоб вийти з режиму 4-байтової адреси
21	SECTOR_PROTECT	W	Значення захисту сектора	7:0	8	Значення для запису в реєстр статусу для захисту сектора. (8)
22	RD_MEMORY_CAPACITY_ID	R	Значення ємності пам'яті	7:0	8	Містить інформацію про ємність пам'яті ID.
23 – 32	Зарезервовано

Вам потрібно лише вказати будь-яку адресу в секторі, і IP-адреса зітре цей конкретний сектор.
Вам потрібно лише вказати будь-яку адресу в підсекторі, і IP-адреса зітре цей конкретний підсектор.

Пов'язана інформація

• Специфікація пристроїв Quad-Serial Configuration (EPCQ).
• Таблиця даних пристроїв послідовної конфігурації EPCQ-L
• Таблиця даних пристрою послідовної конфігурації EPCQ-A
• Специфікації інтерфейсу Avalon

Операції

IP-інтерфейси ASMI Parallel II Intel FPGA сумісні з інтерфейсом відображення пам’яті Avalon. Щоб дізнатися більше, зверніться до специфікацій Avalon.

• Вам потрібно лише вказати будь-яку адресу в кубику, і IP-адреса зітре цей конкретний кубик.
• Для пристроїв EPCQ і EPCQ-L біт захисту блоку — це біт [2:4] і [6], а верхній/нижній біт (TB) — біт 5 регістру стану. Для пристроїв EPCQ-A. біт захисту блоку — це біт [2:4], а біт TB — біт 5 регістру стану.

Пов'язана інформація

• Специфікації інтерфейсу Avalon

Операції з регістром статусу керування

Ви можете зчитувати або записувати зсув певної адреси за допомогою реєстру контрольного статусу (CSR).
Щоб виконати операцію читання або запису для регістра статусу керування, виконайте такі дії:

1. Підтвердження сигналу avl_csr_write або avl_csr_read під час
   Сигнал avl_csr_waitrequest має низький рівень (якщо сигнал waitrequest високий, сигнал avl_csr_write або avl_csr_read має підтримуватися на високому рівні, доки сигнал waitrequest не стане низьким).
2. Одночасно встановіть значення адреси на шині avl_csr_address. Якщо це операція запису, установіть значення даних на шині avl_csr_writedata разом з адресою.
3. Якщо це транзакція читання, зачекайте, доки сигнал avl_csr_readdatavalid не стане високим, щоб отримати прочитані дані.

• Для операцій, які вимагають спалаху значення запису, спочатку потрібно виконати операцію дозволу запису.
• Ви повинні читати реєстр стану прапора щоразу, коли ви видаєте команду запису або видалення.
• Якщо використовується кілька флеш-пристроїв, ви повинні записати в регістр вибору мікросхеми, щоб вибрати правильний вибір мікросхеми, перш ніж виконувати будь-яку операцію з конкретним флеш-пристроєм.

Рисунок 2. Зчитування сигналу регістру ємності пам’ятіample

Малюнок 3. Форма сигналу регістру дозволу записуample

Операції з пам'яттю

IP-інтерфейс пам’яті ASMI Parallel II Intel FPGA підтримує пакетний і прямий доступ до флеш-пам’яті. Під час прямого доступу до флеш-пам’яті IP виконує такі кроки, щоб дозволити вам виконати будь-яку операцію прямого читання або запису:

• Увімкнути запис для операції запису
• Перевірте регістр стану прапора, щоб переконатися, що операція завершена під час флеш-пам’яті
• Відпустіть сигнал запиту очікування, коли операція буде завершена

Операції з пам’яттю подібні до операцій інтерфейсу з відображенням пам’яті Avalon. Ви повинні встановити правильне значення на шині адреси, записати дані, якщо це транзакція запису, встановити значення підрахунку пакетів до 1 для однієї транзакції або бажане значення підрахунку пакетів і запустити сигнал запису або читання.

Малюнок 4. Пакет сигналів запису з 8 слівample

Малюнок 5. Пакет сигналів зчитування 8 слівample

Малюнок 6. 1-байтовий запис byteenable = 4'b0001 Waveform Example

Випадок використання ASMI Parallel II Intel FPGA IPampлес

Випадок використання напрampвикористовувати ASMI Parallel II IP і JTAG-to-Avalon Master для виконання операцій доступу до флеш-пам’яті, таких як читання Silicon ID, читання пам’яті, запис пам’яті, стирання секторів, захист секторів, очищення регістра стану прапора та запис nvcr.
To run the exampфайли, необхідно налаштувати FPGA. Виконайте такі дії:

1. Налаштуйте FPGA на основі системи Platform Designer, як показано на малюнку нижче.
   Малюнок 7. Система дизайнера платформи, на якій показано ASMI Parallel II IP і JTAGМайстер -до Авалону
2. Збережіть наведений нижче сценарій TCL у тому ж каталозі, що й ваш проект. Назвіть сценарій як epcq128_access.tcl, наприкладample.
3. Запустіть системну консоль. У консолі створіть сценарій за допомогою «source epcq128_access.tcl».

ExampLe 1: Зчитайте Silicon ID конфігураційних пристроїв

ExampLe 2: Читання та запис одного слова даних за адресою H'40000000

Examp3: Видалити сектор 64

ExampLe 4: Виконайте захист секторів у секторах (від 0 до 127)

ExampРозділ 5: Читання та очищення реєстру стану прапора

ExampLe 6: Читання та запис nvcr

ASMI Parallel II Intel FPGA IP Архів посібника користувача

Версії IP такі ж, як версії програмного забезпечення Intel Quartus Prime Design Suite до версії 19.1. Починаючи з програмного забезпечення Intel Quartus Prime Design Suite версії 19.2 або новішої, IP-ядра мають нову схему версії IP.
Якщо версії ядра IP немає в списку, застосовується посібник користувача для попередньої версії ядра IP.

Версія Intel Quartus Prime	Версія IP Core	Посібник користувача
17.0	17.0	Посібник користувача Altera ASMI Parallel II IP Core

Історія переглядів документів для посібника користувача ASMI Parallel II Intel FPGA IP

Версія документа	Версія Intel Quartus Prime	Версія IP	Зміни
2020.07.29	18.0	18.0	• Оновлено назву документа на ASMI Parallel II Intel FPGA IP Посібник користувача. • Оновлено Таблиця 2: Налаштування параметрів в розділі Параметри.
2018.09.24	18.0	18.0	• Додано інформацію про програми та підтримку IP-ядра ASMI Parallel II Intel FPGA. • Додано примітку для посилання на Загальний послідовний флеш-інтерфейс Intel FPGA IP Core Посібник користувача. • Додано Випадок використання ASMI Parallel II Intel FPGA IP Coreampлес розділ.
2018.05.07	18.0	18.0	• Перейменовано IP-ядро Altera ASMI Parallel II на IP-ядро ASMI Parallel II Intel FPGA відповідно до ребрендингу Intel. • Додано підтримку пристроїв EPCQ-A. • Додано примітку до сигналу clk у Опис портів стіл. • Оновлено опис сигналу qspi_scein у Опис портів стіл. • Додано примітку до реєстру SECTOR_PROTECT у Реєстрація Карта стіл. • Оновлено біт і ширину для регістрів SECTOR_ERASE і SUBSECTOR_ERASE в Реєстрація Карта стіл. • Оновлено біт і ширину для SECTOR_PROTECT зареєструватися в Реєстрація Карта стіл.
продовження...

Версія документа	Версія Intel Quartus Prime	Версія IP	Зміни
			• Оновлено опис параметра CHIP SELECT регістра CONTROL у Реєстрація Карта стіл. • Оновлено виноски для регістрів SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE та DIE_ERASE в Реєстрація Карта стіл. • Оновлено опис для vl_mem_addr сигналу в Опис портів стіл. • Незначні редакційні правки.

 

Дата	Версія	Зміни
Травень 2017	2017.05.08	Початковий випуск.

Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги.
*Інші назви та бренди можуть бути власністю інших осіб.

Документи / Ресурси

intel ASMI Parallel II Intel FPGA IP [pdfПосібник користувача ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP

Список літератури

• Посібник користувача