ASMI Parallel II Intel FPGA IP
Ang ASMI Parallel II Intel® FPGA IP ay nagbibigay ng access sa mga Intel FPGA configuration device, na ang quad-serial configuration (EPCQ), low-voltage quad-serial configuration (EPCQ-L), at EPCQ-A serial configuration. Magagamit mo ang IP na ito para magbasa at magsulat ng data sa mga external na flash device para sa mga application, gaya ng remote system update at SEU Sensitivity Map Header File (.smh) imbakan.
Maliban sa mga feature na sinusuportahan ng ASMI Parallel Intel FPGA IP, sinusuportahan ng ASMI Parallel II Intel FPGA IP ang:
- Direktang flash access (magsulat/magbasa) sa pamamagitan ng Avalon® memory-mapped interface.
- Control register para sa iba pang mga operasyon sa pamamagitan ng control status register (CSR) interface sa Avalon memory-mapped interface.
- Isalin ang mga generic na command mula sa Avalon memory-mapped interface sa mga command code ng device.
Available ang ASMI Parallel II Intel FPGA IP para sa lahat ng pamilya ng Intel FPGA device kabilang ang mga Intel MAX® 10 device na gumagamit ng GPIO mode.
Ang ASMI Parallel II Intel FPGA IP ay sumusuporta lamang sa mga EPCQ, EPCQ-L, at EPCQ-A na mga device. Kung gumagamit ka ng mga third-party na flash device, dapat mong gamitin ang Generic Serial Flash Interface Intel FPGA IP.
Ang ASMI Parallel II Intel FPGA IP ay suportado sa Intel Quartus® Prime software version 17.0 at pataas.
Kaugnay na Impormasyon
- Panimula sa Intel FPGA IP Cores
- Nagbibigay ng pangkalahatang impormasyon tungkol sa lahat ng Intel FPGA IP cores, kabilang ang parameterizing, generating, upgrade, at simulating IP cores.
- Paggawa ng Version-Independent IP at Qsys Simulation Scripts
- Gumawa ng mga simulation script na hindi nangangailangan ng mga manu-manong update para sa software o mga pag-upgrade ng bersyon ng IP.
- Pinakamahuhusay na Kasanayan sa Pamamahala ng Proyekto
- Mga alituntunin para sa mahusay na pamamahala at portability ng iyong proyekto at IP files.
- ASMI Parallel Intel FPGA IP Core User Guide
- Generic na Serial Flash Interface Intel FPGA IP User Guide
- Nagbibigay ng suporta para sa mga third-party na flash device.
- AN 720: Ginagaya ang ASMI Block sa Iyong Disenyo
Impormasyon sa Paglabas
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.
Maaaring magbago ang numero ng IP version (XYZ) mula sa isang bersyon ng software ng Intel Quartus Prime patungo sa isa pa. Isang pagbabago sa:
- X ay nagpapahiwatig ng isang pangunahing rebisyon ng IP. Kung ia-update mo ang iyong Intel Quartus Prime software, dapat mong i-regenerate ang IP.
- Ang Y ay nagpapahiwatig na ang IP ay may kasamang mga bagong feature. I-regenerate ang iyong IP para maisama ang mga bagong feature na ito.
- Ipinapahiwatig ng Z na ang IP ay may kasamang maliliit na pagbabago. Buuin muli ang iyong IP upang maisama ang mga pagbabagong ito.
Talahanayan 1. ASMI Parallel II Intel FPGA IP Release Information
| item | Paglalarawan |
| Bersyon ng IP | 18.0 |
| Bersyon ng Intel Quartus Prime Pro Edition | 18.0 |
| Petsa ng Paglabas | 2018.05.07 |
Mga daungan
Figure 1. Ports Block Diagram
Talahanayan 2. Paglalarawan ng mga Port
| Signal | Lapad | Direksyon | Paglalarawan |
| Avalon Memory-Mapped Slave Interface para sa CSR (avl_csr) | |||
| avl_csr_addr | 6 | Input | Avalon memory-mapped interface address bus. Ang address bus ay nasa word addressing. |
| avl_csr_read | 1 | Input | Avalon memory-mapped interface read control sa CSR. |
| avl_csr_rddata | 32 | Output | Avalon memory-mapped interface read data bus mula sa CSR. |
| avl_csr_write | 1 | Input | Avalon memory-mapped interface write control sa CSR. |
| avl_csr_writedata | 32 | Input | Avalon memory-mapped interface sumulat ng data bus sa CSR. |
| avl_csr_waitrequest | 1 | Output | Avalon memory-mapped interface waitrequest control mula sa CSR. |
| avl_csr_rddata_valid | 1 | Output | Avalon memory-mapped interface read data valid na nagpapahiwatig na available ang CSR read data. |
| Avalon Memory-Mapped Slave Interface para sa Memory Access (avl_ mem) | |||
| avl_mem_write | 1 | Input | Avalon memory-mapped interface write control sa memorya |
| avl_mem_burstcount | 7 | Input | Avalon memory-mapped interface burst count para sa memory. Ang hanay ng halaga mula 1 hanggang 64 (maximum na laki ng pahina). |
| avl_mem_waitrequest | 1 | Output | Avalon memory-mapped interface waitrequest control mula sa memorya. |
| avl_mem_read | 1 | Input | Avalon memory-mapped interface read control sa memorya |
| avl_mem_addr | N | Input | Avalon memory-mapped interface address bus. Ang address bus ay nasa word addressing.
Ang lapad ng address ay depende sa densidad ng flash memory na ginamit. |
| avl_mem_writedata | 32 | Input | Avalon memory-mapped interface sumulat ng data bus sa memorya |
| avl_mem_readddata | 32 | Output | Avalon memory-mapped interface basahin ang data bus mula sa memorya. |
| avl_mem_rddata_valid | 1 | Output | Avalon memory-mapped interface read data valid na nagpapahiwatig na available ang memory read data. |
| avl_mem_byteenble | 4 | Input | Avalon memory-mapped interface write data enable bus to memory. Sa panahon ng bursting mode, ang byteenable bus ay magiging logic high, 4'b1111. |
| Orasan at I-reset | |||
| clk | 1 | Input | Mag-input ng orasan upang orasan ang IP. (1) |
| i-reset_n | 1 | Input | Asynchronous reset para i-reset ang IP.(2) |
| Interface ng Conduit(3) | |||
| fqspi_dataout | 4 | Patawad | Input o output port para magpakain ng data mula sa flash device. |
| nagpatuloy... | |||
| Signal | Lapad | Direksyon | Paglalarawan |
| qspi_dclk | 1 | Output | Nagbibigay ng signal ng orasan sa flash device. |
| qspi_scein | 1 | Output | Nagbibigay ng ncs signal sa flash device.
Sinusuportahan ang Stratix® V, Arria® V, Cyclone® V, at mas lumang mga device. |
| 3 | Output | Nagbibigay ng ncs signal sa flash device.
Sinusuportahan ang Intel Arria 10 at Intel Cyclone 10 GX device. |
- Maaari mong itakda ang dalas ng orasan sa mas mababa o katumbas ng 50 MHz.
- Hawakan ang signal para sa hindi bababa sa isang ikot ng orasan upang i-reset ang IP.
- Magagamit kapag pinagana mo ang parameter na I-disable ang nakatuong Active Serial interface.
Kaugnay na Impormasyon
- Datasheet ng Mga Device ng Quad-Serial Configuration (EPCQ).
- EPCQ-L Serial Configuration Devices Datasheet
- EPCQ-A Serial Configuration Device Datasheet
Mga Parameter
Talahanayan 3. Mga Setting ng Parameter
| Parameter | Mga Legal na Halaga | Mga paglalarawan |
| Uri ng device sa pagsasaayos | EPCQ16, EPCQ32, EPCQ64, EPCQ128, EPCQ256, EPCQ512, EPCQ-L256, EPCQ-L512, EPCQ-L1024, EPCQ4A, EPCQ16A, EPCQ32A, EPCQ64A, EPCQ128A | Tinutukoy ang uri ng device na EPCQ, EPCQ-L, o EPCQ-A na gusto mong gamitin. |
| Piliin ang I/O mode | NORMAL STANDARD DUAL QUAD | Pinipili ang pinalawak na lapad ng data kapag pinagana mo ang operasyon ng Mabilis na Pagbasa. |
| Huwag paganahin ang nakalaang Aktibong Serial na interface | — | Niruruta ang mga signal ng ASMIBLOCK sa pinakamataas na antas ng iyong disenyo. |
| Paganahin ang interface ng mga SPI pin | — | Isinasalin ang mga signal ng ASMIBLOCK sa interface ng SPI pin. |
| Paganahin ang modelo ng flash simulation | — | Gumagamit ng default na EPCQ 1024 simulation model para sa simulation. Kung gumagamit ka ng third-party na flash device, sumangguni sa AN 720: Ginagaya ang ASMI Block sa Iyong Disenyo para gumawa ng wrapper para ikonekta ang flash model sa ASMI Block. |
| Bilang ng Chip Select na ginamit | 1
2(4) 3(4) |
Pinipili ang bilang ng napiling chip na konektado sa flash. |
- Sinusuportahan lang sa mga Intel Arria 10 device, Intel Cyclone 10 GX device, at iba pang device na pinagana ang Enable SPI pins interface.
Kaugnay na Impormasyon
- Datasheet ng Mga Device ng Quad-Serial Configuration (EPCQ).
- EPCQ-L Serial Configuration Devices Datasheet
- EPCQ-A Serial Configuration Device Datasheet
- AN 720: Ginagaya ang ASMI Block sa Iyong Disenyo
Magrehistro ng Mapa
Talahanayan 4. Register Map
- Ang bawat address offset sa sumusunod na talahanayan ay kumakatawan sa 1 salita ng memory address space.
- Ang lahat ng mga rehistro ay may default na halaga na 0x0.
| Offset | Irehistro ang Pangalan | R/W | Pangalan ng Field | bit | Lapad | Paglalarawan |
| 0 | WR_ENABLE | W | WR_ENABLE | 0 | 1 | Sumulat ng 1 upang maisagawa ang write enable. |
| 1 | WR_DISABLE | W | WR_DISABLE | 0 | 1 | Sumulat ng 1 upang maisagawa ang write disable. |
| 2 | WR_STATUS | W | WR_STATUS | 7:0 | 8 | Naglalaman ng impormasyong isusulat sa rehistro ng katayuan. |
| 3 | RD_STATUS | R | RD_STATUS | 7:0 | 8 | Naglalaman ng impormasyon mula sa read status register operation. |
| 4 | SECTOR_ERASE | W | Halaga ng Sektor | 23:0
o 31: 0 |
24 o
32 |
Maglaman ng address ng sektor na mabubura depende sa density ng device.(5) |
| 5 | SUBSECTOR_ERASE | W | Halaga ng subsektor | 23:0
o 31: 0 |
24 o
32 |
Naglalaman ng address ng subsector na mabubura depende sa density ng device.(6) |
| 6 – 7 | Nakareserba | |||||
| 8 | KONTROL | W/R | CHIP SELECT | 7:4 | 4 | Pumili ng flash device. Ang default na halaga ay 0, na nagta-target sa unang flash device. Para pumili ng pangalawang device, itakda ang value sa 1, para piliin ang pangatlong device, itakda ang value sa 2. |
| Nakareserba | ||||||
| W/R | I-disable | 0 | 1 | Itakda ito sa 1 upang i-disable ang mga signal ng SPI ng IP sa pamamagitan ng paglalagay ng lahat ng output signal sa high-Z na estado. | ||
| nagpatuloy... | ||||||
| Offset | Irehistro ang Pangalan | R/W | Pangalan ng Field | bit | Lapad | Paglalarawan |
| Magagamit ito para magbahagi ng bus sa iba pang mga device. | ||||||
| 9 – 12 | Nakareserba | |||||
| 13 | WR_NON_VOLATILE_CONF_REG | W | Halaga ng NVCR | 15:0 | 16 | Nagsusulat ng halaga sa hindi pabagu-bagong rehistro ng pagsasaayos. |
| 14 | RD_NON_VOLATILE_CONF_REG | R | Halaga ng NVCR | 15:0 | 16 | Binabasa ang halaga mula sa hindi pabagu-bagong configuration register |
| 15 | RD_ FLAG_ STATUS_REG | R | RD_ FLAG_ STATUS_REG | 8 | 8 | Nagbabasa ng flag status register |
| 16 | CLR_FLAG_ STATUS REG | W | CLR_FLAG_ STATUS REG | 8 | 8 | Ni-clear ang rehistro ng status ng flag |
| 17 | BULK_ERASE | W | BULK_ERASE | 0 | 1 | Sumulat ng 1 para burahin ang buong chip (para sa single-die device).(7) |
| 18 | DIE_ERASE | W | DIE_ERASE | 0 | 1 | Sumulat ng 1 para burahin ang buong die (para sa stack-die device).(7) |
| 19 | 4BYTES_ADDR_EN | W | 4BYTES_ADDR_EN | 0 | 1 | Sumulat ng 1 upang makapasok sa 4 bytes address mode |
| 20 | 4BYTES_ADDR_EX | W | 4BYTES_ADDR_EX | 0 | 1 | Sumulat ng 1 upang lumabas sa 4 bytes address mode |
| 21 | SECTOR_PROTECT | W | Ang halaga ng proteksyon ng sektor | 7:0 | 8 | Halaga upang isulat sa rehistro ng katayuan upang maprotektahan ang isang sektor. (8) |
| 22 | RD_MEMORY_CAPACITY_ID | R | Halaga ng kapasidad ng memorya | 7:0 | 8 | Naglalaman ng impormasyon ng memory capacity ID. |
| 23 –
32 |
Nakareserba | |||||
Kailangan mo lamang tukuyin ang anumang address sa loob ng sektor at buburahin ng IP ang partikular na sektor na iyon.
Kailangan mo lang tukuyin ang anumang address sa loob ng subsector at buburahin ng IP ang partikular na subsector na iyon.
Kaugnay na Impormasyon
- Datasheet ng Mga Device ng Quad-Serial Configuration (EPCQ).
- EPCQ-L Serial Configuration Devices Datasheet
- EPCQ-A Serial Configuration Device Datasheet
- Mga Detalye ng Avalon Interface
Mga operasyon
Ang ASMI Parallel II Intel FPGA IP interface ay Avalon memory-mapped interface compliant. Para sa higit pang mga detalye, sumangguni sa mga detalye ng Avalon.
- Kailangan mo lang tukuyin ang anumang address sa loob ng die at buburahin ng IP ang partikular na die na iyon.
- Para sa EPCQ at EPCQ-L device, ang block protect bit ay bit [2:4] at [6] at ang top/bottom (TB) bit ay bit 5 ng status register. Para sa mga kagamitang EPCQ-A. ang block protect bit ay bit [2:4] at ang TB bit ay bit 5 ng status register.
Kaugnay na Impormasyon
- Mga Detalye ng Avalon Interface
Control Status Register Operations
Maaari kang magsagawa ng read o write sa isang partikular na address offset gamit ang Control Status Register (CSR).
Upang isagawa ang read o write operation para sa control status register, sundin ang mga hakbang na ito:
- Igiit ang avl_csr_write o avl_csr_read signal habang ang
Mababa ang signal ng avl_csr_waitrequest (kung mataas ang signal ng waitrequest, kailangang panatilihing mataas ang signal ng avl_csr_write o avl_csr_read hanggang sa bumaba ang signal ng waitrequest). - Kasabay nito, itakda ang halaga ng address sa avl_csr_address bus. Kung ito ay isang write operation, itakda ang value data sa avl_csr_writedata bus kasama ang address.
- Kung ito ay isang read transaction, maghintay hanggang ang avl_csr_readdatavalid signal ay igiit na mataas upang makuha ang nabasang data.
- Para sa mga operasyong nangangailangan ng write value para mag-flash, dapat mo munang isagawa ang write enable operation.
- Dapat mong basahin ang rehistro ng status ng flag sa tuwing maglalabas ka ng command na write o burahin.
- Kung maraming flash device ang ginagamit, dapat kang sumulat sa chip select register para piliin ang tamang chip select bago magsagawa ng anumang operasyon sa partikular na flash device.
Figure 2. Basahin ang Memory Capacity Register Waveform Halample
Figure 3. Isulat ang Enable Register Waveform Halample
Mga Operasyon sa Memorya
Ang ASMI Parallel II Intel FPGA IP memory interface ay sumusuporta sa pagsabog at direktang flash memory access. Sa panahon ng direktang pag-access sa flash memory, ginagawa ng IP ang mga sumusunod na hakbang upang payagan kang magsagawa ng anumang direktang read o write na operasyon:
- Paganahin ang pagsulat para sa pagpapatakbo ng pagsulat
- Suriin ang rehistro ng status ng bandila upang matiyak na ang operasyon ay nakumpleto sa flash
- Bitawan ang waitrequest signal kapag natapos na ang operasyon
Ang mga pagpapatakbo ng memorya ay katulad ng mga pagpapatakbo ng interface na naka-mapa ng memorya ng Avalon. Dapat mong itakda ang tamang halaga sa address bus, isulat ang data kung ito ay isang write transaction, i-drive ang burst count value sa 1 para sa isang transaksyon o ang iyong gustong burst count value, at i-trigger ang write o read signal.
Figure 4. 8-Word Write Burst Waveform Halample
Figure 5. 8-Word Reading Burst Waveform Halample
Figure 6. 1-Byte Write byteenable = 4'b0001 Waveform Example
ASMI Parallel II Intel FPGA IP Use Case Halamples
Ang use case halampGinagamit namin ang ASMI Parallel II IP at JTAG-to-Avalon Master upang magsagawa ng mga operasyon ng flash access, tulad ng read silicon ID, read memory, write memory, sector erase, sector protect, clear flag status register, at pagsulat ng nvcr.
Para tumakbo ang examples, dapat mong i-configure ang FPGA. Sundin ang mga hakbang:
- I-configure ang FPGA batay sa Platform Designer system tulad ng ipinapakita sa sumusunod na figure.
Figure 7. Platform Designer System na Ipinapakita ang ASMI Parallel II IP at JTAG-sa-Avalon Master
- I-save ang sumusunod na TCL script sa parehong direktoryo ng iyong proyekto. Pangalanan ang script bilang epcq128_access.tcl para sa halample.
- Ilunsad ang system console. Sa console, i-source ang script sa pamamagitan ng paggamit ng “source epcq128_access.tcl”.
Example 1: Basahin ang Silicon ID ng Configuration Devices
Example 2: Magbasa at Sumulat ng Isang Salita ng Data sa Address H'40000000
Example 3: Burahin ang Sektor 64
Example 4: Magsagawa ng Sector Protect sa mga Sektor (0 hanggang 127)
Example 5: Basahin at I-clear ang Rehistro ng Katayuan ng Flag
Example 6: Basahin at Isulat ang nvcr
ASMI Parallel II Intel FPGA IP User Guide Archives
Ang mga bersyon ng IP ay pareho sa mga bersyon ng software ng Intel Quartus Prime Design Suite hanggang v19.1. Mula sa software ng Intel Quartus Prime Design Suite na bersyon 19.2 o mas bago, ang mga IP core ay may bagong IP versioning scheme.
Kung ang isang IP core na bersyon ay hindi nakalista, ang gabay sa gumagamit para sa nakaraang IP core na bersyon ay nalalapat.
| Bersyon ng Intel Quartus Prime | IP Core na Bersyon | Gabay sa Gumagamit |
| 17.0 | 17.0 | Altera ASMI Parallel II IP Core User Guide |
Kasaysayan ng Pagbabago ng Dokumento para sa ASMI Parallel II Intel FPGA IP User Guide
| Bersyon ng Dokumento | Bersyon ng Intel Quartus Prime | Bersyon ng IP | Mga pagbabago |
| 2020.07.29 | 18.0 | 18.0 | • Na-update ang pamagat ng dokumento sa ASMI Parallel II Intel FPGA IP User Guide.
• Na-update Talahanayan 2: Mga Setting ng Parameter sa seksyon Mga Parameter. |
| 2018.09.24 | 18.0 | 18.0 | • Nagdagdag ng impormasyon sa mga application at suporta para sa ASMI Parallel II Intel FPGA IP core.
• Nagdagdag ng tala upang sumangguni sa Generic na Serial Flash Interface Intel FPGA IP Core User Guide. • Idinagdag ang ASMI Parallel II Intel FPGA IP Core Use Case Halamples seksyon. |
| 2018.05.07 | 18.0 | 18.0 | • Pinalitan ang pangalan ng Altera ASMI Parallel II IP core sa ASMI Parallel II Intel FPGA IP core bawat Intel rebranding.
• Nagdagdag ng suporta para sa mga EPCQ-A device. • Nagdagdag ng tala sa clk signal sa Paglalarawan ng Mga Port mesa. • Na-update ang paglalarawan para sa qspi_scein signal sa Paglalarawan ng Mga Port mesa. • Nagdagdag ng tala sa SECTOR_PROTECT na rehistro sa Magrehistro ng Mapa mesa. • Na-update ang bit at lapad para sa SECTOR_ERASE at SUBSECTOR_ERASE na mga rehistro sa Magrehistro ng Mapa mesa. • Na-update ang bit at lapad para sa SECTOR_PROTECT magparehistro sa Magrehistro ng Mapa mesa. |
| nagpatuloy... | |||
| Bersyon ng Dokumento | Bersyon ng Intel Quartus Prime | Bersyon ng IP | Mga pagbabago |
| • Na-update ang paglalarawan para sa CHIP SELECT option ng CONTROL register sa Magrehistro ng Mapa mesa.
• Na-update ang mga footnote para sa SECTOR_ERASE, SUBSECTOR_ERASE, BULK_ERASE, at DIE_ERASE na mga rehistro sa Magrehistro ng Mapa mesa. • Na-update ang paglalarawan para sa vl_mem_addr signal sa Paglalarawan ng Mga Port mesa. • Mga maliliit na editoryal na pag-edit. |
| Petsa | Bersyon | Mga pagbabago |
| Mayo 2017 | 2017.05.08 | Paunang paglabas. |
Intel Corporation. Lahat ng karapatan ay nakalaan. Ang Intel, ang logo ng Intel, at iba pang mga marka ng Intel ay mga trademark ng Intel Corporation o mga subsidiary nito. Ginagarantiya ng Intel ang pagganap ng mga produktong FPGA at semiconductor nito sa kasalukuyang mga detalye alinsunod sa karaniwang warranty ng Intel, ngunit inilalaan ang karapatang gumawa ng mga pagbabago sa anumang produkto at serbisyo anumang oras nang walang abiso. Walang pananagutan o pananagutan ang Intel na nagmumula sa aplikasyon o paggamit ng anumang impormasyon, produkto, o serbisyong inilarawan dito maliban kung hayagang sinang-ayunan ng Intel. Pinapayuhan ang mga customer ng Intel na kunin ang pinakabagong bersyon ng mga detalye ng device bago umasa sa anumang nai-publish na impormasyon at bago maglagay ng mga order para sa mga produkto o serbisyo.
*Ang ibang mga pangalan at tatak ay maaaring i-claim bilang pag-aari ng iba.
Mga Dokumento / Mga Mapagkukunan
 |
intel ASMI Parallel II Intel FPGA IP [pdf] Gabay sa Gumagamit ASMI Parallel II Intel FPGA IP, ASMI, Parallel II Intel FPGA IP, II Intel FPGA IP, FPGA IP |
