UG-20219 Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example

Rreth ndërfaqeve të memories së jashtme Intel® Agilexâ„¢ FPGA IP

Informacioni i publikimit

Versionet IP janë të njëjta me versionet e softuerit Intel® Quartus® Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, bërthamat IP kanë një skemë të re versioni IP. Numri i skemës së versionimit IP (XYZ) ndryshon nga një version i softuerit në tjetrin. Një ndryshim në:

• X tregon një rishikim të madh të IP-së. Nëse përditësoni softuerin tuaj Intel Quartus Prime, duhet të rigjeneroni IP-në.
• Y tregon se IP përfshin veçori të reja. Rigjeneroni IP-në tuaj për të përfshirë këto veçori të reja.
• Z tregon se IP përfshin ndryshime të vogla. Rigjeneroni IP-në tuaj për të përfshirë këto ndryshime.
  

  Artikulli	Përshkrimi
  Versioni IP	2.4.2
  Intel Quartus Prime	21.2
  Data e publikimit	2021.06.21

Dizajni p.shampUdhëzuesi i fillimit të shpejtë për ndërfaqet e memories së jashtme Intel Agilex™ FPGA IP

Një dizajn i automatizuar p.shample flow është i disponueshëm për ndërfaqet e memories së jashtme Intel Agilex™. Generate Example butonin Designs në ExampLe Skeda Designs ju lejon të specifikoni dhe gjeneroni dizajnin e sintezës dhe simulimit p.shample file grupe që mund të përdorni për të vërtetuar IP-në tuaj EMIF. Ju mund të gjeneroni një dizajn ishampqë përputhet me kompletin e zhvillimit Intel FPGA, ose për çdo IP EMIF që gjeneroni. Ju mund të përdorni dizajnin p.shample për të ndihmuar vlerësimin tuaj, ose si pikënisje për sistemin tuaj.

Dizajni i Përgjithshëm Example Rrjedhat e punës

Krijimi i një projekti EMIF

Për versionin 17.1 dhe më të ri të softuerit Intel Quartus Prime, duhet të krijoni një projekt Intel Quartus Prime përpara se të gjeneroni IP-në EMIF dhe dizajninample.

1. Hapni softuerin Intel Quartus Prime dhe zgjidhni File ➤ Magjistari i ri i projektit. Kliko Next. Dizajni p.shampUdhëzuesi i fillimit të shpejtë për ndërfaqet e memories së jashtme Intel Agilex™ FPGA IP
2. Specifikoni një direktori ( ), një emër për projektin Intel Quartus Prime ( ), dhe një emër të njësisë së dizajnit të nivelit të lartë ( ) që dëshironi të krijoni. Kliko Next.
3. Verifikoni që është zgjedhur Empty Project. Klikoni Tjetër dy herë.
4. Nën Familja, zgjidhni Intel Agilex.
5. Tek Filtri i emrit, shkruani numrin e pjesës së pajisjes.
6. Nën Pajisjet e disponueshme, zgjidhni pajisjen e duhur.
7. Klikoni Finish.

Gjenerimi dhe konfigurimi i IP-së EMIF

Hapat e mëposhtëm ilustrojnë se si të gjeneroni dhe konfiguroni IP-në EMIF. Ky udhëzim krijon një ndërfaqe DDR4, por hapat janë të ngjashëm për protokollet e tjera. (Këta hapa ndjekin rrjedhën e Katalogut IP (të pavarur); nëse zgjidhni të përdorni rrjedhën e Dizajnuesit të Platformës (sistemit), hapat janë të ngjashëm.)

1. Në dritaren e Katalogut IP, zgjidhni Ndërfaqet e memories së jashtme Intel Agilex FPGA IP. (Nëse dritarja e Katalogut IP nuk është e dukshme, zgjidhni View ➤ Katalog IP.)
2. Në Redaktorin e Parametrave IP, jepni një emër entiteti për IP-në EMIF (emri që jepni këtu bëhet file emri për IP) dhe specifikoni një direktori. Klikoni Krijo.
3. Redaktori i parametrave ka skeda të shumta ku duhet të konfiguroni parametrat për të pasqyruar zbatimin tuaj EMIF.

Udhëzimet për redaktuesin e parametrave të Intel Agilex EMIF
Kjo temë ofron udhëzime të nivelit të lartë për parametrizimin e skedave në redaktuesin e parametrave IP të Intel Agilex EMIF.

Tabela 1. Udhëzimet e redaktuesit të parametrave EMIF

Skeda e Redaktuesit të Parametrave	Udhëzimet
Gjeneral	Sigurohuni që parametrat e mëposhtëm të jenë futur saktë: • Nota e shpejtësisë për pajisjen. • Frekuenca e orës së kujtesës. • Frekuenca e orës referencë PLL.
Kujtesa	• Referojuni fletës së të dhënave për pajisjen tuaj të memories për të futur parametrat në Kujtesa skedën. • Duhet të futni gjithashtu një vendndodhje specifike për pinin ALERT#. (Zbatohet vetëm për protokollin e memories DDR4.)
Mem I/O	• Për hetimet fillestare të projektit, mund të përdorni cilësimet e paracaktuara në Mem I/O skedën. • Për vërtetimin e avancuar të dizajnit, duhet të kryeni simulimin e tabelës për të nxjerrë cilësimet optimale të përfundimit.
I/O FPGA	• Për hetimet fillestare të projektit, mund të përdorni cilësimet e paracaktuara në I/O FPGA skedën. • Për vërtetimin e avancuar të dizajnit, duhet të kryeni simulimin e bordit me modelet e lidhura IBIS për të zgjedhur standardet e duhura I/O.
Koha e Mem	• Për hetimet fillestare të projektit, mund të përdorni cilësimet e paracaktuara në Koha e Mem skedën. • Për vërtetimin e avancuar të dizajnit, duhet të futni parametra sipas fletës së të dhënave të pajisjes suaj të kujtesës.
Kontrolluesi	Vendosni parametrat e kontrolluesit sipas konfigurimit dhe sjelljes së dëshiruar për kontrolluesin tuaj të kujtesës.
Diagnostifikimi	Ju mund të përdorni parametrat në Diagnostifikimi tab për të ndihmuar në testimin dhe korrigjimin e ndërfaqes tuaj të kujtesës.
Example Designs	Të Example Designs tab ju lejon të gjeneroni dizajn p.shamples për sintezë dhe për simulim. Dizajni i krijuar p.shample është një sistem i plotë EMIF i përbërë nga IP EMIF dhe një drejtues që gjeneron trafik të rastësishëm për të vërtetuar ndërfaqen e memories.

Për informacion të detajuar mbi parametrat individualë, referojuni kapitullit përkatës për protokollin tuaj të memories në Udhëzuesin e përdorimit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP.

Gjenerimi i dizajnit EMIF të sintetizueshëm Example

Për kompletin e zhvillimit Intel Agilex, mjafton të lini shumicën e cilësimeve të Intel Agilex EMIF IP në vlerat e tyre të paracaktuara. Për të gjeneruar dizajnin e sintetizueshëm p.shample, ndiqni këto hapa:

1. Në ishampnë skedën Designs, sigurohuni që kutia e Sintezës është e kontrolluar.
   • Nëse po zbatoni ndërfaqe të vetme, p.shampLe të dizajnoni, konfiguroni IP-në EMIF dhe klikoni File➤ Ruaj për të ruajtur cilësimin aktual në variacionin e IP-së së përdoruesit file ( .ip).
     • Nëse jeni duke zbatuar një ishampDizajni me ndërfaqe të shumta, specifikoni Numrin e IP-ve në numrin e dëshiruar të ndërfaqeve. Ju mund të shihni numrin total të ID EMIF të njëjtë me numrin e zgjedhur të IP-ve. Ndiqni këto hapa për të konfiguruar secilën ndërfaqe:
   •  Zgjidhni Cal-IP për të specifikuar lidhjen e ndërfaqes me IP-në e kalibrimit.
   • Konfiguro IP-në EMIF në përputhje me rrethanat në të gjithë skedën e redaktuesit të parametrave.
   • Kthehu tek Example skedën Design dhe klikoni Capture në ID-në e dëshiruar EMIF.
   • Përsëritni hapin a deri në c për të gjithë ID-të EMIF.
   • Mund të klikoni butonin Clear për të hequr parametrat e kapur dhe të përsërisni hapin nga a në c për të bërë ndryshime në IP EMIF.
   • Klikoni File➤ Ruaj për të ruajtur cilësimin aktual në variacionin e IP-së së përdoruesit file ( .ip).
2. Klikoni Generate Example Dizajni në këndin e sipërm djathtas të dritares.
3. Specifikoni një direktori për dizajnin EMIF p.shample dhe klikoni OK. Gjenerimi i suksesshëm i dizajnit EMIF p.shample krijon si më poshtë filevendosur nën një drejtori qii.
4. Klikoni File ➤ Dilni për të dalë nga dritarja IP Parameter Editor Pro. Sistemi kërkon, Ndryshimet e fundit nuk janë krijuar. Të gjenerohet tani? Kliko Jo për të vazhduar me rrjedhën tjetër.
5. Për të hapur ishample design, klikoni File ➤ Hapni Projektin dhe lundroni te /ample_name>/qii/ed_synth.qpf dhe klikoni Open.
   Shënim: Për informacion mbi përpilimin dhe programimin e dizajnit p.shample, referojuni
   Përpilimi dhe programimi i Intel Agilex EMIF Design Example.

Figura 4. Dizajni i gjeneruar i sintetizueshëm Shembullample File Struktura

Për informacion mbi ndërtimin e një sistemi me dy ose më shumë ndërfaqe memorie të jashtme, referojuni Krijimi i një Dizajni Shemampme Ndërfaqe të Shumëfishta EMIF, në Udhëzuesin e Përdoruesit të Ndërfaqeve të Memories së Jashtme Intel Agilex FPGA IP. Për informacion mbi korrigjimin e ndërfaqeve të shumta, referojuni Aktivizimit të veglave EMIF në një dizajn ekzistues, në Udhëzuesin e përdoruesit të Intel Agilex FPGA IP të Ndërfaqeve të memories së jashtme.

Shënim: Nëse nuk zgjidhni kutinë e zgjedhjes Simulimi ose Sinteza, direktoria e destinacionit përmban vetëm dizajnin e Dizajnuesit të Platformës files, të cilat nuk janë të përpilueshme drejtpërdrejt nga softueri Intel Quartus Prime, por që mundeni view ose modifikoni në Dizajnuesin e Platformës. Në këtë situatë mund të ekzekutoni komandat e mëposhtme për të gjeneruar sintezë dhe simulim file grupe.

• Për të krijuar një projekt të kompilueshëm, duhet të ekzekutoni quartus_sh -t make_qii_design.tclscript në drejtorinë e destinacionit.
• Për të krijuar një projekt simulimi, duhet të ekzekutoni skriptin quartus_sh -t make_sim_design.tcl në direktorinë e destinacionit.

Shënim: Nëse keni krijuar një dizajn ishample dhe më pas bëni ndryshime në të në redaktuesin e parametrave, duhet të rigjeneroni dizajnin example për të parë zbatimin e ndryshimeve tuaja. Dizajni i krijuar rishtazi ishample nuk mbishkruan dizajnin ekzistues p.shample files.

Gjenerimi i Dizajnit EMIF Example për Simulim

Për kompletin e zhvillimit Intel Agilex, mjafton të lini shumicën e cilësimeve të Intel Agilex EMIF IP në vlerat e tyre të paracaktuara. Për të gjeneruar dizajnin p.shample për simulim, ndiqni këto hapa:

1. Në ishampnë skedën Designs, sigurohuni që kutia Simulimi të jetë e kontrolluar. Zgjidhni gjithashtu formatin e kërkuar të Simulimit HDL, Verilog ose VHDL.
2. Konfiguro IP-në EMIF dhe kliko File ➤ Ruaj për të ruajtur cilësimin aktual në variacionin e IP-së së përdoruesit file ( .ip).
3. Klikoni Generate Example Dizajni në këndin e sipërm djathtas të dritares.
4. Specifikoni një direktori për dizajnin EMIF p.shample dhe klikoni OK. Gjenerimi i suksesshëm i dizajnit EMIF p.shample krijon shumëfish file vendos për simulatorë të ndryshëm të mbështetur, nën një direktori sim/ed_sim.
5. Klikoni File ➤ Dilni për të dalë nga dritarja IP Parameter Editor Pro. Sistemi kërkon, Ndryshimet e fundit nuk janë krijuar. Të gjenerohet tani? Kliko Jo për të vazhduar me rrjedhën tjetër.

Dizajni i Simulimit të Gjeneruar Example File Struktura

Shënim: Ndërfaqet e memories së jashtme Intel Agilex FPGA IP aktualisht mbështet vetëm simulatorët VCS, ModelSim/QuestaSim dhe Xcelium. Mbështetja shtesë e simulatorit është planifikuar në versionet e ardhshme.

Shënim: Nëse nuk zgjidhni kutinë e zgjedhjes Simulimi ose Sinteza, direktoria e destinacionit përmban vetëm dizajnin e Dizajnuesit të Platformës files, të cilat nuk janë të përpilueshme drejtpërdrejt nga softueri Intel Quartus Prime, por që mundeni view ose modifikoni në Dizajnuesin e Platformës. Në këtë situatë mund të ekzekutoni komandat e mëposhtme për të gjeneruar sintezë dhe simulim file grupe.

• Për të krijuar një projekt të kompilueshëm, duhet të ekzekutoni skriptin quartus_sh -t make_qii_design.tcl në direktorinë e destinacionit.
• Për të krijuar një projekt simulimi, duhet të ekzekutoni skriptin quartus_sh -t make_sim_design.tcl në direktorinë e destinacionit.

Shënim: Nëse keni krijuar një dizajn ishample dhe më pas bëni ndryshime në të në redaktuesin e parametrave, duhet të rigjeneroni dizajnin example për të parë zbatimin e ndryshimeve tuaja. Dizajni i krijuar rishtazi ishample nuk mbishkruan dizajnin ekzistues p.shample files.

Simulimi kundrejt zbatimit të harduerit
Për simulimin e ndërfaqes së kujtesës së jashtme, mund të zgjidhni ose kalibrimin e kapërcyer ose kalibrimin e plotë në skedën Diagnostics gjatë gjenerimit të IP.

Modelet e simulimit EMIF
Kjo tabelë krahason karakteristikat e modeleve të kalibrimit të kalibrimit dhe të kalibrimit të plotë.

Tabela 2. Modelet e simulimit EMIF: Kalibrimi i Kalibrimit kundrejt Kalibrimit të plotë

Kaloni kalibrimin	Kalibrim i plotë
Simulimi i nivelit të sistemit duke u fokusuar në logjikën e përdoruesit.	Simulimi i ndërfaqes së memories duke u fokusuar në kalibrim.
Detajet e kalibrimit nuk janë kapur.	Kap të gjitha stages e kalibrimit.
Ka aftësinë për të ruajtur dhe marrë të dhëna.	Përfshin nivelim, shtrat për bit, etj.
Paraqet efikasitet të saktë.
Nuk e konsideron animin e bordit.

Simulimi RTL kundrejt zbatimit të harduerit
Kjo tabelë thekson ndryshimet kryesore midis simulimit EMIF dhe zbatimit të harduerit.

Tabela 3. Simulimi EMIF RTL kundrejt zbatimit të harduerit

Simulimi RTL	Implementimi i harduerit
Nios® inicializimi dhe kodi i kalibrimit ekzekutohen paralelisht.	Inicializimi dhe kodi i kalibrimit të Nios ekzekutohen në mënyrë sekuenciale.
Ndërfaqet pohojnë sinjalin cal_done njëkohësisht në simulim.	Operacionet e montimit përcaktojnë rendin e kalibrimit dhe ndërfaqet nuk pohojnë cal_done në të njëjtën kohë.

Ju duhet të ekzekutoni simulime RTL bazuar në modelet e trafikut për aplikacionin e dizajnit tuaj. Vini re se simulimi RTL nuk modelon vonesat e gjurmimit të PCB-ve, të cilat mund të shkaktojnë një mospërputhje në vonesën midis simulimit RTL dhe zbatimit të harduerit.

 Simulimi i IP-së së ndërfaqes së memories së jashtme me ModelSim
Kjo procedurë tregon se si të simulohet dizajni EMIF p.shample.

1. Hapni softuerin Mentor Graphics* ModelSim dhe zgjidhni File ➤ Ndrysho drejtorinë. Navigoni te direktoria sim/ed_sim/mentor brenda dizajnit të gjeneruar example dosje.
2. Verifikoni që dritarja e Transkriptit të shfaqet në fund të ekranit. Nëse dritarja e Transkriptit nuk është e dukshme, shfaqeni duke klikuar View ➤ Transkript.
3. Në dritaren e Transkriptit, ekzekutoni burimin msim_setup.tcl.
4. Pasi burimi msim_setup.tcl të përfundojë ekzekutimin, ekzekutoni ld_debug në dritaren e Transkriptit.
5. Pasi ld_debug të përfundojë ekzekutimin, verifikoni që të shfaqet dritarja Objects. Nëse dritarja e Objekteve nuk është e dukshme, shfaqeni duke klikuar View ➤ Objektet.
6. Në dritaren Objects, zgjidhni sinjalet që dëshironi të simuloni duke klikuar me të djathtën dhe duke zgjedhur Add Wave.
7. Pasi të keni përfunduar përzgjedhjen e sinjaleve për simulim, ekzekutoni run -all në dritaren e Transkriptit. Simulimi funksionon derisa të përfundojë.
8. Nëse simulimi nuk është i dukshëm, klikoni View ➤ Valë.

Vendosja e kunjave për Intel Agilex EMIF IP
Kjo temë ofron udhëzime për vendosjen e kunjave.

Mbiview
Intel Agilex FPGA kanë strukturën e mëposhtme:

• Çdo pajisje përmban deri në 8 banka I/O.
• Çdo bankë I/O përmban 2 banka nën-I/O.
• Çdo bankë nën-I/O përmban 4 korsi.
• Çdo korsi përmban 12 kunja I/O (GPIO) për qëllime të përgjithshme.

Udhëzimet e përgjithshme për pin
Më poshtë janë udhëzimet e përgjithshme të pin.

Shënim: Për informacion më të detajuar të pinit, referojuni seksionit Intel Agilex FPGA EMIF IP dhe Planifikimi i burimeve në kapitullin specifik të protokollit për protokollin tuaj të memories së jashtme, në Udhëzuesin e përdoruesit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP.

• Sigurohuni që kunjat për një ndërfaqe të caktuar të memories së jashtme të qëndrojnë brenda të njëjtit rresht I/O.
• Ndërfaqet që përfshijnë banka të shumta duhet të plotësojnë kërkesat e mëposhtme:
  •  Bankat duhet të jenë ngjitur me njëra-tjetrën. Për informacion mbi bankat fqinje, referojuni temës EMIF Architecture: I/O Bank në Udhëzuesin e përdorimit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP.
•  Të gjitha adresat dhe komandat dhe kunjat e lidhura duhet të qëndrojnë brenda një nënbanke të vetme.
• Kunjat e adresës, komandës dhe të dhënave mund të ndajnë një nënbankë në kushtet e mëposhtme:
  • Pikat e adresës dhe komandës dhe të dhënave nuk mund të ndajnë një korsi I/O.
  • Vetëm një korsi hyrëse/dalëse e papërdorur në bankën e adresave dhe komandës mund të përmbajë kunja të dhënash.

Tabela 4. Kufizimet e përgjithshme të pinit

Lloji i sinjalit	Kufizim
Strobe e të dhënave	Të gjitha sinjalet që i përkasin një grupi DQ duhet të qëndrojnë në të njëjtën korsi I/O.
Të dhënat	Kunjat e lidhura DQ duhet të qëndrojnë në të njëjtën korsi I/O. Për protokollet që nuk mbështesin linja të dhënash dydrejtimëshe, sinjalet e leximit duhet të grupohen veçmas nga sinjalet e shkrimit.
Adresa dhe komanda	Pikat e adresës dhe komandës duhet të qëndrojnë në vende të paracaktuara brenda një nënbanke I/O.

Shënim: Për informacion më të detajuar të pinit, referojuni seksionit Intel Agilex FPGA EMIF IP dhe Planifikimi i burimeve në kapitullin specifik të protokollit për protokollin tuaj të memories së jashtme, në Udhëzuesin e përdoruesit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP.

• Sigurohuni që kunjat për një ndërfaqe të caktuar të memories së jashtme të qëndrojnë brenda të njëjtit rresht I/O.
• Ndërfaqet që përfshijnë banka të shumta duhet të plotësojnë kërkesat e mëposhtme:
  • Bankat duhet të jenë ngjitur me njëra-tjetrën. Për informacion mbi bankat fqinje, referojuni temës EMIF Architecture: I/O Bank në Udhëzuesin e përdorimit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP.
• Të gjitha adresat dhe komandat dhe kunjat e lidhura duhet të qëndrojnë brenda një nënbanke të vetme.
• Kunjat e adresës, komandës dhe të dhënave mund të ndajnë një nënbankë në kushtet e mëposhtme:
  • Pikat e adresës dhe komandës dhe të dhënave nuk mund të ndajnë një korsi I/O.
  • Vetëm një korsi hyrëse/dalëse e papërdorur në bankën e adresave dhe komandës mund të përmbajë kunja të dhënash.

Gjenerimi i një dizajni p.shample me opsionin e konfigurimit TG

Dizajni i gjeneruar EMIF p.shamppërfshin një bllok gjenerator trafiku (TG). Si parazgjedhje, dizajni p.shample përdor një bllok të thjeshtë TG (altera_tg_avl) i cili mund të rivendoset vetëm për të rifilluar një model trafiku të koduar. Nëse është e nevojshme, mund të zgjidhni të aktivizoni në vend të kësaj një gjenerator trafiku të konfigurueshëm (TG2). Në gjeneratorin e trafikut të konfigurueshëm (TG2) (altera_tg_avl_2), ju mund të konfiguroni modelin e trafikut në kohë reale përmes regjistrave të kontrollit - që do të thotë se nuk keni nevojë të ripërpiloni modelin për të ndryshuar ose rinisni modelin e trafikut. Ky gjenerator trafiku siguron kontroll të mirë mbi llojin e trafikut që ai dërgon në ndërfaqen e kontrollit EMIF. Për më tepër, ai ofron regjistra të statusit që përmbajnë informacion të detajuar të dështimit.

Mundësimi i gjeneratorit të trafikut në një dizajn p.shample

Mund të aktivizoni gjeneratorin e trafikut të konfigurueshëm nga skeda Diagnostics në redaktuesin e parametrave EMIF. Për të aktivizuar gjeneratorin e trafikut të konfigurueshëm, aktivizoni Përdor gjeneratorin e konfigurueshëm të trafikut Avalon 2.0 në skedën "Diagnostics".

Figura 6.

• Ju mund të zgjidhni të çaktivizoni modelin e paracaktuar të trafikuttage ose trafiku i konfiguruar nga përdoruesi stage, por duhet të keni të paktën një stage aktivizuar. Për informacion mbi këto stages, referojuni modelit të parazgjedhur të trafikut dhe modelit të trafikut të konfiguruar nga përdoruesi në Udhëzuesin e përdorimit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP.
• Parametri i kohëzgjatjes së testit TG2 zbatohet vetëm për modelin e paracaktuar të trafikut. Ju mund të zgjidhni një kohëzgjatje testimi të shkurtër, të mesme ose të pafundme.
• ju mund të zgjidhni njërën nga dy vlerat për parametrin TG2 Configuration Interface Mode:
  • JTAG: Lejon përdorimin e një GUI në tastierën e sistemit. Për më shumë informacion, referojuni Ndërfaqes së konfigurimit të gjeneratorit të trafikut në Udhëzuesin e përdorimit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP.
  • Eksporto: Lejon përdorimin e logjikës së personalizuar RTL për të kontrolluar modelin e trafikut.

Duke përdorur Design Example me EMIF Debug Toolkit

Përpara se të nisni EMIF Debug Toolkit, sigurohuni që e keni konfiguruar pajisjen tuaj me një programim file që ka të aktivizuar EMIF Debug Toolkit. Për të nisur EMIF Debug Toolkit, ndiqni këto hapa:

1. Në softuerin Intel Quartus Prime, hapni System Console duke zgjedhur Tools ➤ System Debugging Tools ➤ System Console.
2. [Kalo këtë hap nëse projekti juaj është tashmë i hapur në softuerin Intel Quartus Prime.] Në panelin e sistemit, ngarkoni objektin SRAM file (.sof) me të cilin keni programuar tabelën (siç përshkruhet në Parakushtet për përdorimin e veglave të korrigjimit të EMIF, në Udhëzuesin e përdorimit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP).
3. Zgjidh instancat për korrigjimin e gabimeve.
4. Zgjidhni EMIF Calibration Debug Toolkit për korrigjimin e kalibrimit EMIF, siç përshkruhet në Generating a Design Example me opsionin e korrigjimit të kalibrimit. Përndryshe, zgjidhni EMIF TG Configuration Toolkit për korrigjimin e gjeneratorit të trafikut, siç përshkruhet në Generating a Design Example me opsionin e konfigurimit TG.
5. Kliko Open Toolkit për të hapur kryesore view e EMIF Debug Toolkit.
6. Nëse ka shumë raste EMIF në dizajnin e programuar, zgjidhni kolonën (rruga drejt JTAG master) dhe ID e ndërfaqes së memories së shembullit EMIF për të cilin do të aktivizohet paketa e veglave.
7. Klikoni "Aktivizoni ndërfaqen" për të lejuar paketën e veglave të lexojë parametrat e ndërfaqes dhe statusin e kalibrimit.
8. Ju duhet të korrigjoni një ndërfaqe në të njëjtën kohë; prandaj, për t'u lidhur me një ndërfaqe tjetër në dizajn, fillimisht duhet të çaktivizoni ndërfaqen aktuale.

Më poshtë janë ishampmë shumë raporte nga Paketa e Veglave të Korrigjimit të Kalibrimit EMIF dhe Paketa e konfigurimit të EMIF TG:, përkatësisht.

Shënim: Për detaje mbi korrigjimin e kalibrimit, referojuni Korrigjimi me mjetet e korrigjimit të ndërfaqes së jashtme të memories, në Udhëzuesin e përdorimit të ndërfaqeve të memories së jashtme Intel Agilex FPGA IP.

Shënim: Për detaje mbi korrigjimin e gjeneratorit të trafikut, referojuni Ndërfaqes së përdoruesit të konfigurimit të gjeneratorit të trafikut, në Udhëzuesin e përdoruesit të Intel Agilex FPGA IP të Ndërfaqeve të memories së jashtme.

Dizajni p.shampPërshkrimi për ndërfaqet e memories së jashtme Intel Agilex FPGA IP

Kur parametrizoni dhe gjeneroni IP-në tuaj EMIF, mund të specifikoni që sistemi të krijojë drejtori për simulim dhe sintezë file vendos dhe gjeneron file vendoset automatikisht. Nëse zgjidhni Simulim ose Sintezë nën Shembample Dizajni Files në ExampNë skedën Designs, sistemi krijon një simulim të plotë file grup ose një sintezë e plotë file vendosur, në përputhje me zgjedhjen tuaj.

Dizajni i sintezës Example
Dizajni i sintezës p.shample përmban blloqet kryesore të paraqitura në figurën më poshtë.

• Një gjenerator trafiku, i cili është një Avalon®-MM i sintetizueshëm exampdrejtues që zbaton një model pseudo të rastësishëm leximi dhe shkrimi në një numër të parametrizuar adresash. Gjeneruesi i trafikut monitoron gjithashtu të dhënat e lexuara nga memorja për t'u siguruar që ato përputhen me të dhënat e shkruara dhe pohon një dështim përndryshe.
• Një shembull i ndërfaqes së kujtesës, i cili përfshin:
  • Një kontrollues memorie që moderon ndërmjet ndërfaqes Avalon-MM dhe ndërfaqes AFI.
  • PHY, i cili shërben si një ndërfaqe ndërmjet kontrolluesit të memories dhe pajisjeve të jashtme të memories për të kryer operacionet e leximit dhe shkrimit.

Figura 7. Dizajni i sintezës Example

Shënim: Nëse një ose më shumë nga parametrat PLL Sharing Mode, DLL Sharing Mode ose OCT Sharing Mode janë vendosur në ndonjë vlerë tjetër përveç No Sharing, dizajni i sintezës exampdo të përmbajë dy instanca të gjeneratorit të trafikut/ndërfaqes së memories. Dy instancat e gjeneratorit të trafikut/ndërfaqes së memories lidhen vetëm nga lidhjet e përbashkëta PLL/DLL/OCT siç përcaktohet nga cilësimet e parametrave. Instancat e gjeneratorit të trafikut/ndërfaqes së memories demonstrojnë se si mund të bëni lidhje të tilla në dizajnet tuaja.

Projektimi i simulimit P.shample
Dizajni i simulimit p.shample përmban blloqet kryesore të paraqitura në figurën e mëposhtme.

• Një shembull i dizajnit të sintezës p.shample. Siç përshkruhet në seksionin e mëparshëm, dizajni i sintezës p.shample përmban një gjenerator trafiku, komponentë kalibrimi dhe një shembull të ndërfaqes së memories. Këto blloqe janë të paracaktuara për modelet abstrakte të simulimit kur është e përshtatshme për simulim të shpejtë.
• Një model memorie, i cili vepron si një model gjenerik që i përmbahet specifikimeve të protokollit të kujtesës. Shpesh, shitësit e memories ofrojnë modele simulimi për komponentët e tyre specifikë të memories që mund t'i shkarkoni nga ata webfaqet.
• Një kontrollues statusi, i cili monitoron sinjalet e statusit nga IP e ndërfaqes së memories së jashtme dhe gjeneratori i trafikut, për të sinjalizuar një gjendje të përgjithshme kalimi ose dështimi.

Figura 10. Projektimi i simulimit Shembample

Example Skeda e Ndërfaqes së Dizajneve
Redaktori i parametrave përfshin një Shembullample Skeda Designs e cila ju lejon të parametrizoni dhe gjeneroni dizajnin tuaj p.shamples.

Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit

Versionet IP janë të njëjta me versionet e softuerit Intel Quartus Prime Design Suite deri në v19.1. Nga versioni 19.2 i softuerit Intel Quartus Prime Design Suite ose më i ri, IP-të kanë një skemë të re versioni IP. Nëse një version bazë IP nuk është i listuar, zbatohet udhëzuesi i përdoruesit për versionin e mëparshëm bazë IP.

Versioni Core IP	Udhëzues përdorimi
2.4.0	Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit
2.3.0	Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit
2.3.0	Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit
2.1.0	Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit
19.3	Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example Arkivat e Udhëzuesit të Përdoruesit

Historia e rishikimit të dokumentit për ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design ExampUdhëzuesi i Përdoruesit

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2021.06.21	21.2	2.4.2	Në Dizajni p.shampFillimi i shpejtë kapitulli: • Shtoi një shënim në Përpilimi dhe programimi i Intel Agilex EMIF Design Example temë. • Ndryshuar titullin e Gjenerimi i një dizajni p.shample me opsionin e korrigjimit të kalibrimit temë. • U shtua Gjenerimi i një dizajni p.shample me opsionin e konfigurimit TG dhe Mundësimi i gjeneratorit të trafikut në një dizajn p.shample temave. • Ndryshoi hapat 2, 3 dhe 4, përditësoi disa figura dhe shtoi një shënim në Duke përdorur Design Example me EMIF Debug Toolkit temë.
2021.03.29	21.1	2.4.0	Në Dizajni p.shampFillimi i shpejtë kapitulli: • Shtoi një shënim në Gjenerimi i dizajnit EMIF të sintetizueshëm Example dhe Gjenerimi i Dizajnit EMIF Example për Simulim temave. • Përditësuar File Diagrami i strukturës në Gjenerimi i Dizajnit EMIF Example për Simulim temë.
2020.12.14	20.4	2.3.0	Në Dizajni p.shampFillimi i shpejtë kapitulli, bëri ndryshimet e mëposhtme: • Përditësuar Gjenerimi i dizajnit EMIF të sintetizueshëm Example temë për të përfshirë dizajne me shumë EMIF. • Përditësuar figurën për hapin 3, në Gjenerimi i Dizajnit EMIF Example për Simulim temë.
2020.10.05	20.3	2.3.0	Në Dizajni p.shampnë Udhëzuesin e Fillimit të Shpejtë kapitulli, bëri ndryshimet e mëposhtme: • Në Krijimi i një projekti EMIF, përditësoi imazhin në hapin 6. • Në Gjenerimi i dizajnit EMIF të sintetizueshëm Example, përditësoi figurën në hapin 3. • Në Gjenerimi i Dizajnit EMIF Example për Simulim, përditësoi figurën në hapin 3. • Në Simulimi kundrejt zbatimit të harduerit, korrigjoi një gabim të vogël shtypi në tabelën e dytë. • Në Duke përdorur Design Example me EMIF Debug Toolkit, modifikoi hapin 6, shtoi hapat 7 dhe 8.
vazhdoi…

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2020.04.13	20.1	2.1.0	• Në Rreth kapitulli, modifikoi tabelën në Informacioni i publikimit temë. • Në Dizajni p.shampnë Udhëzuesin e Fillimit të Shpejtë kapitulli: — Hapi 7 i modifikuar dhe imazhi shoqërues, në Gjenerimi i dizajnit EMIF të sintetizueshëm Example temë. - Ndryshuar Gjenerimi i Dizajnit Example me opsionin e korrigjimit temë. - Ndryshuar Duke përdorur Design Example me EMIF Debug Toolkit temë.
2019.12.16	19.4	2.0.0	• Në Dizajni p.shampFillimi i shpejtë kapitulli: — Përditësuar ilustrimin në hapin 6 të Krijimi i një projekti EMIF temë. — Përditësuar ilustrimin në hapin 4 të Gjenerimi i dizajnit EMIF të sintetizueshëm Example temë. — Përditësuar ilustrimin në hapin 4 të Gjenerimi i Dizajnit EMIF Example për Simulim temë. — Hapi 5 i modifikuar në Gjenerimi i Dizajnit EMIF Example për Simulim temë. - Ndryshuar Udhëzimet e përgjithshme për pin dhe Bankat ngjitur seksionet e Vendosja e kunjave për Intel Agilex EMIF IP temë.
2019.10.18	19.3		• Në Krijimi i një projekti EMIF temë, përditësoi imazhin me pikën 6. • Në Gjenerimi dhe konfigurimi i IP-së EMIF temë, përditësoi figurën me hapin 1. • Në tabelën në Udhëzimet për redaktuesin e parametrave të Intel Agilex EMIF temë, ndryshoi përshkrimin për Bordi skedën. • Në Gjenerimi i dizajnit EMIF të sintetizueshëm Example dhe Gjenerimi i Dizajnit EMIF Example për Simulim tema, përditësoi imazhin në hapin 3 të secilës temë. • Në Gjenerimi i Dizajnit EMIF Example për Simulim temë, përditësuar Dizajni i Simulimit të Gjeneruar Example File Struktura figura dhe modifikoi shënimin pas figurës. • Në Gjenerimi i dizajnit EMIF të sintetizueshëm Example temë, shtoi një hap dhe një figurë për ndërfaqe të shumta.
2019.07.31	19.2	1.2.0	• Shtuar Rreth ndërfaqeve të memories së jashtme Intel Agilex FPGA IP kapitulli dhe Informacioni i publikimit. • Datat dhe numrat e versioneve të përditësuara. • Përmirësim i vogël në Dizajni i sintezës Example figura në Dizajni i sintezës Example temë.
2019.04.02	19.1		• Lëshimi fillestar.

Historia e rishikimit të dokumentit për ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design ExampUdhëzuesi i Përdoruesit

Dokumentet / Burimet

Intel UG-20219 Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example [pdfUdhëzuesi i përdoruesit UG-20219 Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example, UG-20219, Ndërfaqet e memories së jashtme Intel Agilex FPGA IP Design Example, Ndërfaqet Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referencat

• Manuali i Përdoruesit