UG-20219 Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example

O zunanjih pomnilniških vmesnikih Intel® Agilex™ FPGA IP

Informacije o izdaji

Različice IP so enake različicam programske opreme Intel® Quartus® Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo jedra IP novo shemo različic IP. Številka sheme različic IP (XYZ) se spreminja od ene različice programske opreme do druge. Sprememba v:

• X označuje večjo revizijo IP-ja. Če posodobite programsko opremo Intel Quartus Prime, morate ponovno ustvariti IP.
• Y označuje, da IP vključuje nove funkcije. Znova ustvarite svoj IP, da vključite te nove funkcije.
• Z označuje, da IP vključuje manjše spremembe. Ponovno ustvarite svoj IP, da vključite te spremembe.
  

  Postavka	Opis
  Različica IP	2.4.2
  Intel Quartus Prime	21.2
  Datum izdaje	2021.06.21

Oblikovanje Example Vodnik za hiter začetek za zunanje pomnilniške vmesnike Intel Agilex™ FPGA IP

Avtomatsko oblikovanje nprample flow je na voljo za zunanje pomnilniške vmesnike Intel Agilex™. Generate Example Designs gumb na Example Zavihek Designs vam omogoča, da določite in ustvarite načrt sinteze in simulacije, nprample file nabore, ki jih lahko uporabite za potrditev svojega EMIF IP. Lahko ustvarite načrt exampdatoteko, ki se ujema z razvojnim kompletom Intel FPGA, ali za kateri koli IP EMIF, ki ga ustvarite. Lahko uporabite dizajn example za pomoč vaši oceni ali kot izhodišče za vaš sistem.

General Design Example Delovni tokovi

Ustvarjanje projekta EMIF

Za programsko opremo Intel Quartus Prime različice 17.1 in novejše morate ustvariti projekt Intel Quartus Prime, preden ustvarite IP EMIF in design ex.ample.

1. Zaženite programsko opremo Intel Quartus Prime in izberite File ➤ Čarovnik za nov projekt. Kliknite Naprej. Oblikovanje Example Vodnik za hiter začetek za zunanje pomnilniške vmesnike Intel Agilex™ FPGA IP
2. Določite imenik ( ), ime za projekt Intel Quartus Prime ( ) in ime entitete oblikovanja najvišje ravni ( ), ki jih želite ustvariti. Kliknite Naprej.
3. Preverite, ali je izbrana možnost Prazen projekt. Dvakrat kliknite Naprej.
4. V razdelku Družina izberite Intel Agilex.
5. Pod Filter imena vnesite številko dela naprave.
6. V razdelku Razpoložljive naprave izberite ustrezno napravo.
7. Kliknite Dokončaj.

Ustvarjanje in konfiguriranje IP-ja EMIF

Naslednji koraki ponazarjajo, kako ustvariti in konfigurirati IP EMIF. Ta potek ustvarja vmesnik DDR4, vendar so koraki podobni za druge protokole. (Ti koraki sledijo (samostojnemu) toku kataloga IP; če se namesto tega odločite za uporabo (sistemskega) toka oblikovalnika platforme, so koraki podobni.)

1. V oknu IP Catalog izberite External Memory Interfaces Intel Agilex FPGA IP. (Če okno IP Catalog ni vidno, izberite View ➤ IP katalog.)
2. V urejevalniku parametrov IP podajte ime entitete za IP EMIF (ime, ki ga navedete tukaj, postane file ime za IP) in določite imenik. Kliknite Ustvari.
3. Urejevalnik parametrov ima več zavihkov, kjer morate konfigurirati parametre, da odražajo vašo implementacijo EMIF.

Smernice za urejevalnik parametrov Intel Agilex EMIF
Ta tema nudi napotke na visoki ravni za parametriranje zavihkov v urejevalniku parametrov IP Intel Agilex EMIF.

Tabela 1. Smernice urejevalnika parametrov EMIF

Zavihek Urejevalnik parametrov	Smernice
Splošno	Prepričajte se, da so naslednji parametri pravilno vneseni: • Stopnja hitrosti za napravo. • Urna frekvenca pomnilnika. • Referenčna urna frekvenca PLL.
Spomin	• Glejte podatkovni list za vašo pomnilniško napravo, da vnesete parametre na Spomin zavihek. • Prav tako morate vnesti določeno lokacijo za žebljiček ALERT#. (Velja samo za pomnilniški protokol DDR4.)
Mem I/O	• Za začetne preiskave projekta lahko uporabite privzete nastavitve na Mem I/O zavihek. • Za napredno validacijo zasnove bi morali izvesti simulacijo plošče, da bi dobili optimalne nastavitve zaključkov.
V/I FPGA	• Za začetne preiskave projekta lahko uporabite privzete nastavitve na V/I FPGA zavihek. • Za napredno validacijo zasnove bi morali izvesti simulacijo plošče s povezanimi modeli IBIS, da izberete ustrezne V/I standarde.
Mem Timing	• Za začetne preiskave projekta lahko uporabite privzete nastavitve na Mem Timing zavihek. • Za napredno validacijo zasnove morate vnesti parametre v skladu s podatkovnim listom vaše pomnilniške naprave.
Krmilnik	Nastavite parametre krmilnika glede na želeno konfiguracijo in vedenje vašega pomnilniškega krmilnika.
Diagnostika	Parametre lahko uporabite na Diagnostika za pomoč pri testiranju in odpravljanju napak v pomnilniškem vmesniku.
Example Designs	The Example Designs zavihek vam omogoča ustvarjanje načrta nprampdatoteke za sintezo in simulacijo. Ustvarjena zasnova nprample je popoln sistem EMIF, ki ga sestavljata IP EMIF in gonilnik, ki generira naključni promet za potrditev pomnilniškega vmesnika.

Za podrobne informacije o posameznih parametrih glejte ustrezno poglavje za svoj pomnilniški protokol v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.

Ustvarjanje sintetizljivega dizajna EMIF Example

Za razvojni komplet Intel Agilex zadostuje, da večino nastavitev IP Intel Agilex EMIF pustite na privzetih vrednostih. Za ustvarjanje oblikovanja, ki ga je mogoče sintetizirati, nprample, sledite tem korakom:

1. Na ExampNa zavihku Designs se prepričajte, da je potrjeno polje Synthesis.
   • Če implementirate en sam vmesnik, nprampdatoteko, konfigurirajte IP EMIF in kliknite File➤ Save, da shranite trenutno nastavitev v različico IP uporabnika file ( .ip).
     • Če izvajate exampDale design z več vmesniki, določite Število IP-jev za želeno število vmesnikov. Vidite lahko skupno število ID-jev EMIF, enako kot izbrano število IP-jev. Za konfiguracijo vsakega vmesnika sledite tem korakom:
   •  Izberite Cal-IP, da določite povezavo vmesnika z IP-jem za umerjanje.
   • Ustrezno konfigurirajte EMIF IP v vseh zavihkih urejevalnika parametrov.
   • Nazaj na Example zavihek Design in kliknite Capture na želenem ID-ju EMIF.
   • Ponovite korake od a do c za vse ID-je EMIF.
   • Lahko kliknete gumb Počisti, da odstranite zajete parametre in ponovite korake od a do c, da spremenite IP EMIF.
   • Kliknite File➤ Save, da shranite trenutno nastavitev v različico IP uporabnika file ( .ip).
2. Kliknite Generate Example Design v zgornjem desnem kotu okna.
3. Določite imenik za oblikovanje EMIF nprample in kliknite V redu. Uspešno ustvarjanje zasnove EMIF example ustvari naslednje filenastavite pod imenikom qii.
4. Kliknite File ➤ Exit za izhod iz okna IP Parameter Editor Pro. Sistem vas pozove, Nedavne spremembe niso bile ustvarjene. Ustvarite zdaj? Kliknite Ne, da nadaljujete z naslednjim tokom.
5. Za odpiranje example design, kliknite File ➤ Odprite projekt in se pomaknite do /ampime_le>/qii/ed_synth.qpf in kliknite Odpri.
   Opomba: Za informacije o sestavljanju in programiranju načrta nprample, sklicevati se na
   Prevajanje in programiranje Intel Agilex EMIF Design Example.

Slika 4. Ustvarjena zasnova, ki jo je mogoče sintetizirati, nprample File Struktura

Za informacije o izdelavi sistema z dvema ali več zunanjimi pomnilniškimi vmesniki glejte Ustvarjanje načrta Exampz več vmesniki EMIF v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP. Za informacije o razhroščevanju več vmesnikov glejte Omogočanje kompleta orodij EMIF v obstoječem dizajnu v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.

Opomba: Če ne izberete potrditvenega polja Simulacija ali Sinteza, bo ciljni imenik vseboval samo dizajn Platform Designerja files, ki jih programska oprema Intel Quartus Prime ne more neposredno prevesti, vendar jih lahko view ali uredite v oblikovalcu platforme. V tej situaciji lahko zaženete naslednje ukaze za ustvarjanje sinteze in simulacije file kompleti.

• Če želite ustvariti projekt, ki ga je mogoče prevesti, morate v ciljnem imeniku zagnati skript quartus_sh -t make_qii_design.tcl.
• Če želite ustvariti simulacijski projekt, morate zagnati skript quartus_sh -t make_sim_design.tcl v ciljnem imeniku.

Opomba: Če ste ustvarili načrt example in jo nato spremenite v urejevalniku parametrov, morate znova ustvariti načrt example, da vidite svoje spremembe. Na novo ustvarjen dizajn example ne prepiše obstoječe zasnove nprample files.

Ustvarjanje načrta EMIF Example za simulacijo

Za razvojni komplet Intel Agilex zadostuje, da večino nastavitev IP Intel Agilex EMIF pustite na privzetih vrednostih. Za ustvarjanje dizajna nprampza simulacijo sledite tem korakom:

1. Na ExampNa zavihku Designs se prepričajte, da je polje Simulacija potrjeno. Izberite tudi zahtevano obliko simulacije HDL, Verilog ali VHDL.
2. Konfigurirajte IP EMIF in kliknite File ➤ Save, da shranite trenutno nastavitev v različico IP uporabnika file ( .ip).
3. Kliknite Generate Example Design v zgornjem desnem kotu okna.
4. Določite imenik za oblikovanje EMIF nprample in kliknite V redu. Uspešno ustvarjanje zasnove EMIF example ustvari več file nabore za različne podprte simulatorje v imeniku sim/ed_sim.
5. Kliknite File ➤ Exit za izhod iz okna IP Parameter Editor Pro. Sistem vas pozove, Nedavne spremembe niso bile ustvarjene. Ustvarite zdaj? Kliknite Ne, da nadaljujete z naslednjim tokom.

Ustvarjena zasnova simulacije Example File Struktura

Opomba: Zunanji pomnilniški vmesniki Intel Agilex FPGA IP trenutno podpirajo samo simulatorje VCS, ModelSim/QuestaSim in Xcelium. Dodatna podpora za simulator je načrtovana v prihodnjih izdajah.

Opomba: Če ne izberete potrditvenega polja Simulacija ali Sinteza, bo ciljni imenik vseboval samo dizajn Platform Designerja files, ki jih programska oprema Intel Quartus Prime ne more neposredno prevesti, vendar jih lahko view ali uredite v oblikovalcu platforme. V tej situaciji lahko zaženete naslednje ukaze za ustvarjanje sinteze in simulacije file kompleti.

• Če želite ustvariti projekt, ki ga je mogoče prevesti, morate v ciljnem imeniku zagnati skript quartus_sh -t make_qii_design.tcl.
• Če želite ustvariti simulacijski projekt, morate zagnati skript quartus_sh -t make_sim_design.tcl v ciljnem imeniku.

Opomba: Če ste ustvarili načrt example in jo nato spremenite v urejevalniku parametrov, morate znova ustvariti načrt example, da vidite svoje spremembe. Na novo ustvarjen dizajn example ne prepiše obstoječe zasnove nprample files.

Simulacija proti implementaciji strojne opreme
Za simulacijo vmesnika zunanjega pomnilnika lahko med generiranjem IP izberete bodisi preskok kalibracije ali popolno kalibracijo na zavihku Diagnostika.

EMIF simulacijski modeli
Ta tabela primerja značilnosti modelov kalibracije s preskokom in modelov s polno kalibracijo.

Tabela 2. Simulacijski modeli EMIF: preskočena kalibracija v primerjavi s popolno kalibracijo

Preskoči kalibracijo	Popolna kalibracija
Simulacija na sistemski ravni, ki se osredotoča na uporabniško logiko.	Simulacija pomnilniškega vmesnika s poudarkom na kalibraciji.
Podrobnosti kalibracije niso zajete.	Zajame vse stages kalibracije.
Ima možnost shranjevanja in pridobivanja podatkov.	Vključuje izravnavo, izravnavo na bit itd.
Predstavlja natančno učinkovitost.
Ne upošteva poševnosti plošče.

Simulacija RTL v primerjavi z implementacijo strojne opreme
Ta tabela poudarja ključne razlike med simulacijo EMIF in izvedbo strojne opreme.

Tabela 3. Simulacija EMIF RTL v primerjavi z implementacijo strojne opreme

RTL simulacija	Izvedba strojne opreme
Inicializacijska in kalibracijska koda Nios® se izvajata vzporedno.	Inicializacijska in umeritvena koda Nios se izvajata zaporedno.
Vmesniki v simulaciji istočasno potrdijo signal cal_done.	Operacije monterja določajo vrstni red umerjanja, vmesniki pa ne potrdijo cal_done hkrati.

Zagnati morate simulacije RTL, ki temeljijo na prometnih vzorcih za aplikacijo vaše zasnove. Upoštevajte, da simulacija RTL ne modelira zakasnitev sledi PCB, kar lahko povzroči neskladje v zakasnitvi med simulacijo RTL in izvedbo strojne opreme.

 Simulacija IP vmesnika zunanjega pomnilnika z ModelSim
Ta postopek prikazuje, kako simulirati zasnovo EMIF nprample.

1. Zaženite programsko opremo Mentor Graphics* ModelSim in izberite File ➤ Spremeni imenik. Pomaknite se do imenika sim/ed_sim/mentor znotraj ustvarjenega načrta example mapo.
2. Preverite, ali je na dnu zaslona prikazano okno Prepis. Če okno Prepis ni vidno, ga prikažite s klikom View ➤ Prepis.
3. V oknu Prepis zaženite izvorni msim_setup.tcl.
4. Ko se izvorni msim_setup.tcl konča z izvajanjem, zaženite ld_debug v oknu Transkript.
5. Ko se ld_debug konča z izvajanjem, preverite, ali je prikazano okno Predmeti. Če okno Objekti ni vidno, ga prikažite s klikom View ➤ Predmeti.
6. V oknu Objects izberite signale, ki jih želite simulirati, tako da z desno miškino tipko kliknete in izberete Add Wave.
7. Ko končate z izbiro signalov za simulacijo, izvedite run -all v oknu Transkript. Simulacija teče, dokler ni končana.
8. Če simulacija ni vidna, kliknite View ➤ Mahajte.

Postavitev nožice za Intel Agilex EMIF IP
Ta tema podaja smernice za postavitev žebljičkov.

konecview
Intel Agilex FPGA ima naslednjo strukturo:

• Vsaka naprava vsebuje do 8 V/I bank.
• Vsaka V/I banka vsebuje 2 pod-V/I banki.
• Vsaka sub-I/O banka vsebuje 4 pasove.
• Vsak pas vsebuje 12 zatičev za splošne namene V/I (GPIO).

Splošne smernice za pine
Sledijo splošne smernice za zatiče.

Opomba: Za podrobnejše informacije o zatičih si oglejte razdelek o zatiču Intel Agilex FPGA EMIF IP in načrtovanju virov v poglavju o specifičnem protokolu za vaš protokol zunanjega pomnilnika v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.

• Prepričajte se, da so nožice za dani vmesnik zunanjega pomnilnika znotraj iste V/I vrstice.
• Vmesniki, ki zajemajo več bank, morajo izpolnjevati naslednje zahteve:
  •  Brežine morajo biti ena ob drugi. Za informacije o sosednjih bankah glejte temo EMIF Architecture: I/O Bank v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.
•  Vsi naslovi in ​​ukazi ter povezani zatiči morajo biti znotraj ene podbanke.
• Naslov, ukaz in podatkovni zatiči si lahko delijo podbanko pod naslednjimi pogoji:
  • Naslovni in ukazni ter podatkovni zatiči ne morejo deliti V/I steze.
  • Samo neuporabljen V/I pas v banki naslovov in ukazov lahko vsebuje podatkovne zatiče.

Tabela 4. Splošne omejitve pinov

Vrsta signala	Omejitev
Data Strobe	Vsi signali, ki pripadajo skupini DQ, morajo biti na istem V/I pasu.
podatki	Povezani zatiči DQ morajo biti na istem V/I pasu. Pri protokolih, ki ne podpirajo dvosmernih podatkovnih linij, je treba signale za branje združiti ločeno od signalov za pisanje.
Naslov in ukaz	Naslovni in ukazni zatiči morajo biti na vnaprej določenih lokacijah znotraj V/I podbanke.

Opomba: Za podrobnejše informacije o zatičih si oglejte razdelek o zatiču Intel Agilex FPGA EMIF IP in načrtovanju virov v poglavju o specifičnem protokolu za vaš protokol zunanjega pomnilnika v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.

• Prepričajte se, da so nožice za dani vmesnik zunanjega pomnilnika znotraj iste V/I vrstice.
• Vmesniki, ki zajemajo več bank, morajo izpolnjevati naslednje zahteve:
  • Brežine morajo biti ena ob drugi. Za informacije o sosednjih bankah glejte temo EMIF Architecture: I/O Bank v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.
• Vsi naslovi in ​​ukazi ter povezani zatiči morajo biti znotraj ene podbanke.
• Naslov, ukaz in podatkovni zatiči si lahko delijo podbanko pod naslednjimi pogoji:
  • Naslovni in ukazni ter podatkovni zatiči ne morejo deliti V/I steze.
  • Samo neuporabljen V/I pas v banki naslovov in ukazov lahko vsebuje podatkovne zatiče.

Ustvarjanje dizajna Example z možnostjo konfiguracije TG

Ustvarjena zasnova EMIF nprample vključuje blok generatorja prometa (TG). Privzeto je oblikovanje nprample uporablja preprost blok TG (altera_tg_avl), ki ga je mogoče ponastaviti samo za ponoven zagon trdo kodiranega prometnega vzorca. Če je potrebno, lahko namesto tega omogočite nastavljiv generator prometa (TG2). V nastavljivem generatorju prometa (TG2) (altera_tg_avl_2) lahko konfigurirate prometni vzorec v realnem času prek nadzornih registrov, kar pomeni, da vam ni treba znova prevesti načrta, da bi spremenili ali znova zagnali prometni vzorec. Ta generator prometa zagotavlja natančen nadzor nad vrsto prometa, ki ga pošilja na nadzorni vmesnik EMIF. Poleg tega nudi statusne registre, ki vsebujejo podrobne informacije o napakah.

Omogočanje generatorja prometa v načrtu Example

Konfigurabilni generator prometa lahko omogočite na zavihku Diagnostika v urejevalniku parametrov EMIF. Če želite omogočiti nastavljiv generator prometa, vklopite Uporabi nastavljiv generator prometa Avalon 2.0 na zavihku Diagnostika.

Slika 6.

• Lahko se odločite, da onemogočite privzeti prometni vzorec stage ali uporabniško konfiguriran promet stage, vendar morate imeti vsaj en stage omogočeno. Za informacije o teh stages, glejte Privzeti prometni vzorec in Uporabniško konfiguriran prometni vzorec v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.
• Parameter trajanja testa TG2 velja samo za privzeti vzorec prometa. Izberete lahko kratko, srednje ali neskončno trajanje preizkusa.
• lahko izberete eno od dveh vrednosti za parameter načina konfiguracijskega vmesnika TG2:
  • JTAG: Omogoča uporabo GUI v sistemski konzoli. Za več informacij glejte Konfiguracijski vmesnik generatorja prometa v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.
  • Izvoz: Omogoča uporabo logike RTL po meri za nadzor vzorca prometa.

Uporaba Design Exampz orodjem za odpravljanje napak EMIF

Preden zaženete EMIF Debug Toolkit, se prepričajte, da ste svojo napravo konfigurirali s programiranjem file ki ima omogočeno orodje za odpravljanje napak EMIF. Če želite zagnati EMIF Debug Toolkit, sledite tem korakom:

1. V programski opremi Intel Quartus Prime odprite sistemsko konzolo tako, da izberete Orodja ➤ Orodja za odpravljanje napak sistema ➤ Sistemska konzola.
2. [Preskočite ta korak, če je vaš projekt že odprt v programski opremi Intel Quartus Prime.] V sistemski konzoli naložite objekt SRAM file (.sof), s katerim ste programirali ploščo (kot je opisano v Prerequisites for Using the EMIF Debug Toolkit, v External Memory Interfaces Intel Agilex FPGA IP User Guide).
3. Izberite primerke za odpravljanje napak.
4. Izberite EMIF Calibration Debug Toolkit za odpravljanje napak pri kalibraciji EMIF, kot je opisano v Generiranje Design Exampz možnostjo odpravljanja napak pri kalibraciji. Druga možnost je, da izberete EMIF TG Configuration Toolkit za razhroščevanje generatorja prometa, kot je opisano v Generiranje Design Example z možnostjo konfiguracije TG.
5. Kliknite Open Toolkit, da odprete glavno view kompleta orodij za odpravljanje napak EMIF.
6. Če je v programirani zasnovi več primerkov EMIF, izberite stolpec (pot do JTAG master) in ID pomnilniškega vmesnika primerka EMIF, za katerega želite aktivirati komplet orodij.
7. Kliknite Aktiviraj vmesnik, da dovolite kompletu orodij branje parametrov vmesnika in statusa umerjanja.
8. Odpravljati morate en vmesnik naenkrat; zato morate za povezavo z drugim vmesnikom v načrtu najprej deaktivirati trenutni vmesnik.

Sledijo prampdatoteke poročil iz kompleta orodij EMIF Calibration Debug Toolkit oziroma kompleta orodij za konfiguracijo EMIF TG.

Opomba: Za podrobnosti o odpravljanju napak pri umerjanju glejte Razhroščevanje z orodjem za odpravljanje napak vmesnika zunanjega pomnilnika v Uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.

Opomba: Za podrobnosti o razhroščevanju generatorja prometa glejte uporabniški vmesnik konfiguracije generatorja prometa v uporabniškem priročniku za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP.

Oblikovanje Example Opis vmesnikov zunanjega pomnilnika Intel Agilex FPGA IP

Ko parametrirate in ustvarite svoj IP EMIF, lahko določite, da sistem ustvari imenike za simulacijo in sintezo file nizov in ustvarite file nastavi samodejno. Če izberete Simulacija ali Sinteza pod Example Oblikovanje Files na Example zavihek Designs, sistem ustvari popolno simulacijo file komplet ali popolna sinteza file nastavite po vaši izbiri.

Oblikovanje sinteze Example
Oblikovanje sinteze nprampvsebuje glavne bloke, prikazane na spodnji sliki.

• Generator prometa, ki je Avalon®-MM exampgonilnik datoteke, ki izvaja psevdo-naključni vzorec branja in pisanja na parametrizirano število naslovov. Generator prometa spremlja tudi podatke, prebrane iz pomnilnika, da zagotovi, da se ujemajo z zapisanimi podatki, in v nasprotnem primeru uveljavlja napako.
• Primerek pomnilniškega vmesnika, ki vključuje:
  • Krmilnik pomnilnika, ki moderira med vmesnikoma Avalon-MM in vmesnikom AFI.
  • PHY, ki služi kot vmesnik med krmilnikom pomnilnika in zunanjimi pomnilniškimi napravami za izvajanje operacij branja in pisanja.

Slika 7. Načrt sinteze Example

Opomba: Če je eden ali več parametrov načina skupne rabe PLL, načina skupne rabe DLL ali načina skupne rabe OCT nastavljenih na katero koli vrednost, ki ni brez skupne rabe, se načrt sinteze npr.ampdatoteka bo vsebovala dva primerka vmesnika generatorja prometa/pomnilnika. Dva primerka generatorja prometa/pomnilniškega vmesnika sta povezana samo s povezavami PLL/DLL/OCT v skupni rabi, kot je določeno z nastavitvami parametrov. Primerki generatorja prometa/pomnilniškega vmesnika prikazujejo, kako lahko vzpostavite takšne povezave v svojih načrtih.

Oblikovanje simulacije Example
Zasnova simulacije nprampvsebuje glavne bloke, prikazane na naslednji sliki.

• Primerek sintezne zasnove nprample. Kot je opisano v prejšnjem razdelku, je zasnova sinteze nprampvsebuje generator prometa, kalibracijsko komponento in primerek pomnilniškega vmesnika. Ti bloki privzeto uporabljajo abstraktne simulacijske modele, kjer je to primerno za hitro simulacijo.
• Pomnilniški model, ki deluje kot generični model, ki se drži specifikacij pomnilniškega protokola. Ponudniki pomnilnika pogosto nudijo simulacijske modele za svoje specifične pomnilniške komponente, ki jih lahko prenesete iz njihovega webstrani.
• Preverjevalnik statusa, ki spremlja statusne signale iz zunanjega pomnilniškega vmesnika IP in generatorja prometa, da signalizira splošno uspešno ali neuspešno stanje.

Slika 10. Načrt simulacije Example

Example Designs Interface Tab
Urejevalnik parametrov vključuje Example zavihek Designs, ki vam omogoča parametriranje in ustvarjanje vašega načrta npramples.

Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example Arhiv uporabniškega priročnika

Različice IP so enake različicam programske opreme Intel Quartus Prime Design Suite do v19.1. Od programske opreme Intel Quartus Prime Design Suite različice 19.2 ali novejše imajo IP-ji novo shemo različic IP. Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

Različica IP Core	Uporabniški priročnik
2.4.0	Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example Arhiv uporabniškega priročnika
2.3.0	Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example Arhiv uporabniškega priročnika
2.3.0	Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example Arhiv uporabniškega priročnika
2.1.0	Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example Arhiv uporabniškega priročnika
19.3	Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example Arhiv uporabniškega priročnika

Zgodovina revizij dokumenta za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2021.06.21	21.2	2.4.2	V Oblikovanje Example Quick Start poglavje: • Dodana opomba v Prevajanje in programiranje Intel Agilex EMIF Design Example tema. • Spremenjen naslov Ustvarjanje dizajna Exampz možnostjo odpravljanja napak pri kalibraciji tema. • Dodal Ustvarjanje dizajna Example z možnostjo konfiguracije TG in Omogočanje generatorja prometa v načrtu Example teme. • Spremenjeni koraki 2, 3 in 4, posodobljene so bile številne številke in dodana opomba v Uporaba Design Exampz orodjem za odpravljanje napak EMIF tema.
2021.03.29	21.1	2.4.0	V Oblikovanje Example Quick Start poglavje: • Dodana opomba v Ustvarjanje sintetizljivega dizajna EMIF Example in Ustvarjanje načrta EMIF Example za simulacijo teme. • Posodobljen File Strukturni diagram v Ustvarjanje načrta EMIF Example za simulacijo tema.
2020.12.14	20.4	2.3.0	V Oblikovanje Example Quick Start poglavju naredil naslednje spremembe: • Posodobljen Ustvarjanje sintetizljivega dizajna EMIF Example tema za vključitev zasnov z več EMIF. • Posodobljena slika za korak 3 v Ustvarjanje načrta EMIF Example za simulacijo tema.
2020.10.05	20.3	2.3.0	V Oblikovanje Example Vodnik za hiter začetek poglavju naredil naslednje spremembe: • V Ustvarjanje projekta EMIF, posodobil sliko v 6. koraku. • V Ustvarjanje sintetizljivega dizajna EMIF Example, posodobil sliko v 3. koraku. • V Ustvarjanje načrta EMIF Example za simulacijo, posodobil sliko v 3. koraku. • V Simulacija proti implementaciji strojne opreme, popravil manjšo tipkarsko napako v drugi tabeli. • V Uporaba Design Exampz orodjem za odpravljanje napak EMIF, spremenjen korak 6, dodana koraka 7 in 8.
nadaljevanje ...

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2020.04.13	20.1	2.1.0	• V O tem poglavju, spremenil tabelo v Informacije o izdaji tema. • V Oblikovanje Example Vodnik za hiter začetek poglavje: — Spremenjen korak 7 in povezana slika v Ustvarjanje sintetizljivega dizajna EMIF Example tema. — Spremenjeno Ustvarjanje načrta Exampz možnostjo odpravljanja napak tema. — Spremenjeno Uporaba Design Exampz orodjem za odpravljanje napak EMIF tema.
2019.12.16	19.4	2.0.0	• V Oblikovanje Example Quick Start poglavje: — Posodobljena ilustracija v 6. koraku Ustvarjanje projekta EMIF tema. — Posodobljena ilustracija v 4. koraku Ustvarjanje sintetizljivega dizajna EMIF Example tema. — Posodobljena ilustracija v 4. koraku Ustvarjanje načrta EMIF Example za simulacijo tema. — Spremenjen korak 5 v Ustvarjanje načrta EMIF Example za simulacijo tema. — Spremenjeno Splošne smernice za pine in Sosednje banke oddelki Postavitev nožice za Intel Agilex EMIF IP tema.
2019.10.18	19.3		• V Ustvarjanje projekta EMIF temo, posodobil sliko s 6. točko. • V Ustvarjanje in konfiguriranje IP-ja EMIF temo, posodobil sliko s 1. korakom. • V tabeli v Smernice za urejevalnik parametrov Intel Agilex EMIF temo, spremenil opis za Deska zavihek. • V Ustvarjanje sintetizljivega dizajna EMIF Example in Ustvarjanje načrta EMIF Example za simulacijo teme, posodobili sliko v 3. koraku vsake teme. • V Ustvarjanje načrta EMIF Example za simulacijo temo, posodobil Ustvarjena zasnova simulacije Example File Struktura sliko in spremenil opombo, ki sledi sliki. • V Ustvarjanje sintetizljivega dizajna EMIF Example temo, dodal korak in sliko za več vmesnikov.
2019.07.31	19.2	1.2.0	• Dodano O zunanjih pomnilniških vmesnikih Intel Agilex FPGA IP poglavje in informacije o izdaji. • Posodobljeni datumi in številke različic. • Manjša izboljšava Oblikovanje sinteze Example slika v Oblikovanje sinteze Example tema.
2019.04.02	19.1		• Začetna izdaja.

Zgodovina revizij dokumenta za vmesnike zunanjega pomnilnika Intel Agilex FPGA IP Design Example Uporabniški priročnik

Dokumenti / Viri

intel UG-20219 Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example [pdf] Uporabniški priročnik UG-20219 Zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example, UG-20219, zunanji pomnilniški vmesniki Intel Agilex FPGA IP Design Example, vmesniki Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Reference

• Uporabniški priročnik