UG-20219 Rozhraní externí paměti Intel Agilex FPGA IP Design Example

O externích paměťových rozhraních Intel® Agilex™ FPGA IP

Informace o vydání

Verze IP jsou stejné jako verze softwaru Intel® Quartus® Prime Design Suite až do v19.1. Od verze softwaru Intel Quartus Prime Design Suite 19.2 nebo novější mají jádra IP nové schéma verzování IP. Číslo schématu verzování IP (XYZ) se mění z jedné verze softwaru na druhou. Změna v:

• X označuje zásadní revizi IP. Pokud aktualizujete software Intel Quartus Prime, musíte obnovit IP.
• Y znamená, že IP obsahuje nové funkce. Obnovte svou IP adresu tak, aby zahrnovala tyto nové funkce.
• Z znamená, že IP obsahuje drobné změny. Obnovte svou IP adresu tak, aby zahrnovala tyto změny.
  

  Položka	Popis
  IP verze	2.4.2
  Intel Quartus Prime	21.2
  Datum vydání	2021.06.21

Design Přample Rychlý průvodce pro externí paměťová rozhraní Intel Agilex™ FPGA IP

Automatizovaný design napřamptok souborů je k dispozici pro externí paměťová rozhraní Intel Agilex™. Generate Example Tlačítko Designs na Example Karta Návrhy umožňuje zadat a vygenerovat návrh syntézy a simulace, napřample file sady, které můžete použít k ověření vaší IP adresy EMIF. Můžete vytvořit design napřample, který odpovídá vývojové sadě Intel FPGA, nebo pro jakoukoli EMIF IP, kterou vygenerujete. Můžete použít design example jako pomoc při vašem hodnocení nebo jako výchozí bod pro váš vlastní systém.

Obecný design Přample Pracovní postupy

Vytvoření projektu EMIF

Pro software Intel Quartus Prime verze 17.1 a novější musíte vytvořit projekt Intel Quartus Prime, než vygenerujete IP adresu EMIF a navrhnete example.

1. Spusťte software Intel Quartus Prime a vyberte File ➤ Průvodce novým projektem. Klepněte na tlačítko Další. Design Přample Rychlý průvodce pro externí paměťová rozhraní Intel Agilex™ FPGA IP
2. Zadejte adresář ( ), což je název pro projekt Intel Quartus Prime ( ) a název entity návrhu nejvyšší úrovně ( ), který chcete vytvořit. Klepněte na tlačítko Další.
3. Ověřte, že je vybrána možnost Prázdný projekt. Klepněte dvakrát na tlačítko Další.
4. V části Rodina vyberte Intel Agilex.
5. V části Filtr názvu zadejte číslo dílu zařízení.
6. V části Dostupná zařízení vyberte příslušné zařízení.
7. Klepněte na tlačítko Dokončit.

Generování a konfigurace IP adresy EMIF

Následující kroky ilustrují, jak vygenerovat a nakonfigurovat IP adresu EMIF. Tento návod vytváří rozhraní DDR4, ale kroky jsou podobné pro jiné protokoly. (Tyto kroky následují tok katalogu IP (samostatný); pokud se místo toho rozhodnete použít tok Platform Designer (systém), jsou kroky podobné.)

1. V okně IP Catalog vyberte External Memory Interfaces Intel Agilex FPGA IP. (Pokud okno IP Catalog není viditelné, vyberte View ➤ Katalog IP.)
2. V Editoru parametrů IP zadejte název entity pro IP adresu EMIF (název, který zde zadáte, se stane file název pro IP) a zadejte adresář. Klikněte na Vytvořit.
3. Editor parametrů má několik záložek, kde musíte nakonfigurovat parametry tak, aby odrážely vaši implementaci EMIF.

Pokyny pro editor parametrů Intel Agilex EMIF
Toto téma poskytuje pokyny na vysoké úrovni pro parametrizaci záložek v editoru parametrů Intel Agilex EMIF IP.

Tabulka 1. Pokyny pro editor parametrů EMIF

Záložka Editor parametrů	Směrnice
Generál	Ujistěte se, že jsou správně zadány následující parametry: • Rychlostní stupeň pro zařízení. • Hodinová frekvence paměti. • Referenční hodinová frekvence PLL.
Paměť	• Informace o zadání parametrů naleznete v datovém listu vašeho paměťového zařízení Paměť tab. • Měli byste také zadat konkrétní umístění pro PIN ALERT#. (Platí pouze pro paměťový protokol DDR4.)
Paměť I/O	• Pro počáteční šetření projektu můžete použít výchozí nastavení na Paměť I/O tab. • Pro pokročilé ověření návrhu byste měli provést simulaci desky, abyste získali optimální nastavení zakončení.
FPGA I/O	• Pro počáteční šetření projektu můžete použít výchozí nastavení na FPGA I/O tab. • Pro pokročilé ověření návrhu byste měli provést simulaci desky s přidruženými modely IBIS, abyste vybrali vhodné I/O standardy.
Časování paměti	• Pro počáteční šetření projektu můžete použít výchozí nastavení na Časování paměti tab. • Pro pokročilé ověření návrhu byste měli zadat parametry podle datového listu vašeho paměťového zařízení.
Ovladač	Nastavte parametry řadiče podle požadované konfigurace a chování vašeho paměťového řadiče.
Diagnostika	Můžete použít parametry na Diagnostika kartu, která vám pomůže při testování a ladění vašeho paměťového rozhraní.
Example Designs	The Example Designs karta umožňuje generovat návrh napřamppro syntézu a pro simulaci. Vygenerovaný design napřample je kompletní systém EMIF sestávající z EMIF IP a ovladače, který generuje náhodný provoz pro ověření paměťového rozhraní.

Podrobné informace o jednotlivých parametrech naleznete v příslušné kapitole pro váš paměťový protokol v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP.

Generování syntetizovatelného návrhu EMIF Přample

Pro vývojovou sadu Intel Agilex stačí ponechat většinu nastavení Intel Agilex EMIF IP na výchozích hodnotách. Chcete-li vytvořit syntetizovatelný design example, postupujte takto:

1. Na Example na kartě Návrhy zkontrolujte, zda je zaškrtnuto políčko Syntéza.
   • Pokud implementujete jediné rozhraní, napřample design, nakonfigurujte EMIF IP a klikněte File➤ Uložit pro uložení aktuálního nastavení do varianty uživatelské IP adresy file ( .ip).
     • Pokud implementujete exampv návrhu s více rozhraními zadejte Počet IP adres pro požadovaný počet rozhraní. Můžete vidět celkový počet EMIF ID stejný jako vybraný počet IP. Při konfiguraci jednotlivých rozhraní postupujte takto:
   •  Vyberte Cal-IP, abyste specifikovali připojení rozhraní k Calibration IP.
   • Nakonfigurujte odpovídajícím způsobem EMIF IP ve všech záložkách Parameter Editor.
   • Návrat na Example kartu Návrh a klepněte na Zachytit na požadovaném ID EMIF.
   • Opakujte kroky a až c pro všechna ID EMIF.
   • Můžete kliknout na tlačítko Vymazat pro odstranění zachycených parametrů a opakováním kroků a až c provést změny IP adresy EMIF.
   • Klikněte File➤ Uložit pro uložení aktuálního nastavení do varianty uživatelské IP adresy file ( .ip).
2. Klikněte na Generate Example Návrh v pravém horním rohu okna.
3. Zadejte adresář pro návrh EMIF example a klepněte na OK. Úspěšná generace designu EMIF example vytvoří následující filenastavit v adresáři qii.
4. Klikněte File ➤ Exit pro ukončení okna IP Parameter Editor Pro. Systém vyzve, Poslední změny nebyly vygenerovány. Vygenerovat nyní? Kliknutím na Ne pokračujte v dalším postupu.
5. Chcete-li otevřít example design, klikněte File ➤ Otevřete projekt a přejděte na /ample_name>/qii/ed_synth.qpf a klepněte na Otevřít.
   Poznámka: Informace o kompilaci a programování designu example, viz
   Kompilace a programování Intel Agilex EMIF Design Example.

Obrázek 4. Generovaný syntetizovatelný design Přample File Struktura

Informace o sestavení systému se dvěma nebo více externími paměťovými rozhraními naleznete v části Vytvoření návrhuample with Multiple EMIF Interfaces, v Externí Memory Interfaces Intel Agilex FPGA IP User Guide. Informace o ladění více rozhraní naleznete v části Povolení sady EMIF Toolkit ve stávajícím návrhu v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP.

Poznámka: Pokud nezaškrtnete políčko Simulace nebo Syntéza, bude cílový adresář obsahovat pouze návrh Platform Designer files, které nejsou kompilovatelné přímo softwarem Intel Quartus Prime, ale které můžete view nebo upravit v Platform Designer. V této situaci můžete spustit následující příkazy pro generování syntézy a simulace file sady.

• Chcete-li vytvořit kompilovatelný projekt, musíte spustit skript quartus_sh -t make_qii_design.tclscript v cílovém adresáři.
• Chcete-li vytvořit projekt simulace, musíte v cílovém adresáři spustit skript quartus_sh -t make_sim_design.tcl.

Poznámka: Pokud jste vytvořili design napřample a poté v něm proveďte změny v editoru parametrů, musíte znovu vytvořit návrh example, abyste viděli implementované změny. Nově vytvořený design example nepřepíše stávající návrh example files.

Generování návrhu EMIF Přample pro simulaci

Pro vývojovou sadu Intel Agilex stačí ponechat většinu nastavení Intel Agilex EMIF IP na výchozích hodnotách. Pro vytvoření návrhu napřample pro simulaci postupujte takto:

1. Na ExampNa kartě Návrhy se ujistěte, že je zaškrtnuto políčko Simulace. Vyberte také požadovaný formát Simulation HDL, buď Verilog nebo VHDL.
2. Nakonfigurujte IP adresu EMIF a klikněte File ➤ Uložit pro uložení aktuálního nastavení do varianty uživatelské IP adresy file ( .ip).
3. Klikněte na Generate Example Návrh v pravém horním rohu okna.
4. Zadejte adresář pro návrh EMIF example a klepněte na OK. Úspěšná generace designu EMIF example vytvoří více file sady pro různé podporované simulátory v adresáři sim/ed_sim.
5. Klikněte File ➤ Exit pro ukončení okna IP Parameter Editor Pro. Systém vyzve, Poslední změny nebyly vygenerovány. Vygenerovat nyní? Kliknutím na Ne pokračujte v dalším postupu.

Návrh vygenerované simulace Přample File Struktura

Poznámka: Rozhraní externí paměti Intel Agilex FPGA IP v současné době podporuje pouze simulátory VCS, ModelSim/QuestaSim a Xcelium. Další podpora simulátoru je plánována v budoucích verzích.

Poznámka: Pokud nezaškrtnete políčko Simulace nebo Syntéza, bude cílový adresář obsahovat pouze návrh Platform Designer files, které nejsou kompilovatelné přímo softwarem Intel Quartus Prime, ale které můžete view nebo upravit v Platform Designer. V této situaci můžete spustit následující příkazy pro generování syntézy a simulace file sady.

• Chcete-li vytvořit kompilovatelný projekt, musíte spustit skript quartus_sh -t make_qii_design.tcl v cílovém adresáři.
• Chcete-li vytvořit projekt simulace, musíte v cílovém adresáři spustit skript quartus_sh -t make_sim_design.tcl.

Poznámka: Pokud jste vytvořili design napřample a poté v něm proveďte změny v editoru parametrů, musíte znovu vytvořit návrh example, abyste viděli implementované změny. Nově vytvořený design example nepřepíše stávající návrh example files.

Simulace versus hardwarová implementace
Pro simulaci rozhraní externí paměti můžete na záložce Diagnostika během generování IP vybrat buď přeskočení kalibrace, nebo úplnou kalibraci.

Simulační modely EMIF
Tato tabulka porovnává charakteristiky modelů skip kalibrace a plné kalibrace.

Tabulka 2. Simulační modely EMIF: Kalibrace přeskočení versus úplná kalibrace

Přeskočit kalibraci	Plná kalibrace
Simulace na systémové úrovni se zaměřením na uživatelskou logiku.	Simulace paměťového rozhraní se zaměřením na kalibraci.
Podrobnosti kalibrace nejsou zachyceny.	Zachycuje všechny stages kalibrace.
Má schopnost ukládat a načítat data.	Zahrnuje vyrovnání, vyrovnání po bitu atd.
Představuje přesnou účinnost.
Nebere v úvahu zkosení desky.

RTL simulace versus hardwarová implementace
Tato tabulka zdůrazňuje klíčové rozdíly mezi simulací EMIF a hardwarovou implementací.

Tabulka 3. EMIF RTL simulace versus hardwarová implementace

RTL simulace	Implementace hardwaru
Inicializační a kalibrační kód Nios® se provádějí paralelně.	Inicializační a kalibrační kód Nios se provádějí postupně.
Rozhraní uplatňují signál cal_done současně v simulaci.	Operace Fitter určují pořadí kalibrace a rozhraní nevyžadují cal_done současně.

Měli byste spouštět simulace RTL založené na vzorcích provozu pro aplikaci vašeho návrhu. Všimněte si, že simulace RTL nemodeluje zpoždění stopy PCB, což může způsobit nesrovnalosti v latenci mezi simulací RTL a hardwarovou implementací.

 Simulace IP rozhraní externí paměti s ModelSim
Tento postup ukazuje, jak simulovat návrh EMIF example.

1. Spusťte software Mentor Graphics* ModelSim a vyberte File ➤ Změnit adresář. Přejděte do adresáře sim/ed_sim/mentor ve vygenerovaném návrhu exampsložka le.
2. Ověřte, že se v dolní části obrazovky zobrazuje okno Přepis. Pokud se okno Přepis nezobrazuje, zobrazte jej kliknutím View ➤ Přepis.
3. V okně Přepis spusťte zdrojový soubor msim_setup.tcl.
4. Po dokončení běhu zdroje msim_setup.tcl spusťte ld_debug v okně Přepis.
5. Po dokončení ld_debug ověřte, že je zobrazeno okno Objects. Pokud není okno Objekty viditelné, zobrazte jej kliknutím View ➤ Objekty.
6. V okně Objects vyberte signály, které chcete simulovat, kliknutím pravým tlačítkem myši a výběrem Add Wave.
7. Po dokončení výběru signálů pro simulaci spusťte run -all v okně Přepis. Simulace běží, dokud není dokončena.
8. Pokud simulace není viditelná, klikněte View ➤ Vlna.

Umístění kolíků pro Intel Agilex EMIF IP
Toto téma poskytuje pokyny pro umístění kolíků.

Nadview
FPGA Intel Agilex mají následující strukturu:

• Každé zařízení obsahuje až 8 I/O bank.
• Každá I/O banka obsahuje 2 sub-I/O banky.
• Každá sub-I/O banka obsahuje 4 pruhy.
• Každá dráha obsahuje 12 pinů I/O (GPIO) pro všeobecné použití.

Obecné pokyny pro pin
Následují obecné pokyny pro pin.

Poznámka: Podrobnější informace o pinech najdete v části Intel Agilex FPGA EMIF IP Pin and Resource Planning v kapitole specifické pro protokol pro váš protokol externí paměti v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP.

• Ujistěte se, že kolíky pro dané rozhraní externí paměti jsou umístěny ve stejné řadě I/O.
• Rozhraní, která zahrnují více bank, musí splňovat následující požadavky:
  •  Břehy musí být vedle sebe. Informace o sousedních bankách naleznete v tématu EMIF Architecture: I/O Bank v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP.
•  Všechny adresy a příkazy a související piny musí být umístěny v jedné podbankě.
• Adresní a příkazové a datové piny mohou sdílet dílčí banku za následujících podmínek:
  • Adresní, příkazové a datové piny nemohou sdílet I/O dráhu.
  • Datové kolíky může obsahovat pouze nevyužitý I/O pruh v bance adres a příkazů.

Tabulka 4. Obecná omezení kolíků

Typ signálu	Omezení
Stroboskop dat	Všechny signály patřící do skupiny DQ se musí nacházet ve stejném I/O pruhu.
Data	Související piny DQ musí být umístěny ve stejné I/O dráze. U protokolů, které nepodporují obousměrné datové linky, by signály čtení měly být seskupeny odděleně od signálů zápisu.
Adresa a příkaz	Adresové a příkazové piny musí být umístěny na předem definovaných místech v rámci I/O podbanky.

Poznámka: Podrobnější informace o pinech najdete v části Intel Agilex FPGA EMIF IP Pin and Resource Planning v kapitole specifické pro protokol pro váš protokol externí paměti v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP.

• Ujistěte se, že kolíky pro dané rozhraní externí paměti jsou umístěny ve stejné řadě I/O.
• Rozhraní, která zahrnují více bank, musí splňovat následující požadavky:
  • Břehy musí být vedle sebe. Informace o sousedních bankách naleznete v tématu EMIF Architecture: I/O Bank v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP.
• Všechny adresy a příkazy a související piny musí být umístěny v jedné podbankě.
• Adresní a příkazové a datové piny mohou sdílet dílčí banku za následujících podmínek:
  • Adresní, příkazové a datové piny nemohou sdílet I/O dráhu.
  • Datové kolíky může obsahovat pouze nevyužitý I/O pruh v bance adres a příkazů.

Generování návrhu Přample s možností konfigurace TG

Vygenerovaný návrh EMIF example obsahuje blok generátoru provozu (TG). Standardně je design example používá jednoduchý blok TG (altera_tg_avl), který lze resetovat pouze za účelem opětovného spuštění pevně zakódovaného vzoru provozu. V případě potřeby můžete místo toho povolit konfigurovatelný generátor provozu (TG2). V konfigurovatelném generátoru provozu (TG2) (altera_tg_avl_2) můžete konfigurovat vzor provozu v reálném čase prostřednictvím řídicích registrů – to znamená, že nemusíte překompilovat návrh, abyste mohli změnit nebo znovu spustit vzor provozu. Tento generátor provozu poskytuje jemnou kontrolu nad typem provozu, který posílá na ovládacím rozhraní EMIF. Navíc poskytuje stavové registry, které obsahují podrobné informace o poruchách.

Povolení generátoru provozu v designovém příkladuample

Konfigurovatelný generátor provozu můžete povolit na kartě Diagnostika v editoru parametrů EMIF. Chcete-li povolit konfigurovatelný generátor provozu, zapněte na kartě Diagnostika možnost Použít konfigurovatelný generátor provozu Avalon 2.0.

Obrázek 6.

• Můžete se rozhodnout zakázat výchozí vzory provozutage nebo uživatelsky konfigurovaný provoz stage, ale musíte mít alespoň jedno stage povoleno. Informace o těchto stages, viz Default Traffic Pattern a User-configured Traffic Pattern v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP.
• Parametr trvání testu TG2 se vztahuje pouze na výchozí vzor provozu. Můžete si vybrat dobu trvání testu krátkou, střední nebo nekonečnou.
• Pro parametr TG2 Configuration Interface Mode si můžete vybrat jednu ze dvou hodnot:
  • JTAG: Umožňuje použití GUI v systémové konzole. Další informace naleznete v části Rozhraní konfigurace generátoru provozu v Uživatelské příručce rozhraní externí paměti Intel Agilex FPGA IP.
  • Vývozní: Umožňuje použití vlastní logiky RTL k řízení vzoru provozu.

Pomocí Design Example s EMIF Debug Toolkit

Před spuštěním EMIF Debug Toolkit se ujistěte, že jste své zařízení nakonfigurovali pomocí programování file který má povolenou sadu EMIF Debug Toolkit. Chcete-li spustit EMIF Debug Toolkit, postupujte takto:

1. V softwaru Intel Quartus Prime otevřete System Console výběrem Tools ➤ System Debugging Tools ➤ System Console.
2. [Přeskočte tento krok, pokud je váš projekt již otevřen v softwaru Intel Quartus Prime.] V systémové konzole načtěte objekt SRAM file (.sof), se kterým jste naprogramovali desku (jak je popsáno v Předpoklady pro použití sady EMIF Debug Toolkit v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP).
3. Vyberte instance k ladění.
4. Vyberte sadu nástrojů pro ladění kalibrace EMIF pro ladění kalibrace EMIF, jak je popsáno v části Generování návrhu.ample s volbou Calibration Debug. Alternativně vyberte EMIF TG Configuration Toolkit pro ladění generátoru provozu, jak je popsáno v části Generování návrhuample s možností konfigurace TG.
5. Klepnutím na Otevřít sadu nástrojů otevřete hlavní view EMIF Debug Toolkit.
6. Pokud je v naprogramovaném návrhu více instancí EMIF, vyberte sloupec (cesta k JTAG master) a ID paměťového rozhraní instance EMIF, pro kterou se má sada nástrojů aktivovat.
7. Klepnutím na Aktivovat rozhraní umožníte sadě nástrojů číst parametry rozhraní a stav kalibrace.
8. Musíte ladit jedno rozhraní najednou; proto, abyste se mohli připojit k jinému rozhraní v návrhu, musíte nejprve deaktivovat aktuální rozhraní.

Následují exampsoubory zpráv z EMIF Calibration Debug Toolkit a EMIF TG Configuration Toolkit:.

Poznámka: Podrobnosti o ladění kalibrace naleznete v části Ladění pomocí nástroje External Memory Interface Debug Toolkit v Uživatelské příručce pro externí paměťová rozhraní Intel Agilex FPGA IP.

Poznámka: Podrobnosti o ladění generátoru provozu viz Uživatelské rozhraní konfigurace generátoru provozu v Uživatelské příručce rozhraní externí paměti Intel Agilex FPGA IP.

Design PřampPopis pro externí paměťová rozhraní Intel Agilex FPGA IP

Když parametrizujete a generujete svou IP adresu EMIF, můžete určit, že systém vytvoří adresáře pro simulaci a syntézu file sady a vygenerovat file nastaví automaticky. Pokud vyberete Simulace nebo Syntéza v části Přample Design Files na Example na kartě Návrhy systém vytvoří kompletní simulaci file soubor nebo úplná syntéza file nastavit podle vašeho výběru.

Návrh syntézy Přample
Návrh syntézy example obsahuje hlavní bloky zobrazené na obrázku níže.

• Generátor provozu, což je syntetizovatelný Avalon®-MM exampOvladač souboru, který implementuje pseudonáhodný vzor čtení a zápisu na parametrizovaný počet adres. Generátor provozu také monitoruje data načtená z paměti, aby se ujistil, že se shodují se zapsanými daty, a v opačném případě prohlásí selhání.
• Instance paměťového rozhraní, která zahrnuje:
  • Paměťový řadič, který moderuje mezi rozhraním Avalon-MM a rozhraním AFI.
  • PHY, která slouží jako rozhraní mezi paměťovým řadičem a externími paměťovými zařízeními pro provádění operací čtení a zápisu.

Obrázek 7. Návrh syntézy Přample

Poznámka: Pokud je jeden nebo více parametrů PLL Sharing Mode, DLL Sharing Mode nebo OCT Sharing Mode nastaveno na jinou hodnotu než No Sharing, návrh syntézy exampSoubor bude obsahovat dvě instance generátoru provozu/paměťového rozhraní. Tyto dvě instance generátoru provozu/paměťového rozhraní jsou spojeny pouze sdílenými PLL/DLL/OCT připojeními, jak je definováno v nastavení parametrů. Instance rozhraní generátoru provozu/paměti demonstrují, jak můžete taková spojení vytvořit ve svých vlastních návrzích.

Návrh simulace Přample
Návrh simulace example obsahuje hlavní bloky zobrazené na následujícím obrázku.

• Příklad návrhu syntézy example. Jak je popsáno v předchozí části, návrh syntézy exampsoubor obsahuje generátor provozu, kalibrační komponentu a instanci paměťového rozhraní. Tyto bloky jsou výchozí pro abstraktní simulační modely tam, kde je to vhodné pro rychlou simulaci.
• Paměťový model, který funguje jako generický model, který dodržuje specifikace paměťového protokolu. Prodejci paměti často poskytují simulační modely pro své specifické paměťové komponenty, které si můžete stáhnout z jejich webstránky.
• Kontrolér stavu, který monitoruje stavové signály z externího paměťového rozhraní IP a generátoru provozu, aby signalizoval celkový stav vyhovění nebo selhání.

Obrázek 10. Návrh simulace Přample

Example Rozhraní návrhů Tab
Editor parametrů obsahuje Example Záložka Návrhy, která vám umožňuje parametrizovat a generovat váš návrh napřamples.

Rozhraní externí paměti Intel Agilex FPGA IP Design Example Archiv uživatelských příruček

Verze IP jsou stejné jako verze softwaru Intel Quartus Prime Design Suite až do v19.1. Od softwarové sady Intel Quartus Prime Design Suite verze 19.2 nebo novější mají IP adresy nové schéma verzování IP. Pokud není uvedena verze jádra IP, platí uživatelská příručka pro předchozí verzi jádra IP.

Základní verze IP	Uživatelská příručka
2.4.0	Rozhraní externí paměti Intel Agilex FPGA IP Design Example Archiv uživatelských příruček
2.3.0	Rozhraní externí paměti Intel Agilex FPGA IP Design Example Archiv uživatelských příruček
2.3.0	Rozhraní externí paměti Intel Agilex FPGA IP Design Example Archiv uživatelských příruček
2.1.0	Rozhraní externí paměti Intel Agilex FPGA IP Design Example Archiv uživatelských příruček
19.3	Rozhraní externí paměti Intel Agilex FPGA IP Design Example Archiv uživatelských příruček

Historie revizí dokumentu pro externí paměťová rozhraní Intel Agilex FPGA IP Design Example Uživatelská příručka

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2021.06.21	21.2	2.4.2	V Design Přample Rychlý start kapitola: • Přidána poznámka k Kompilace a programování Intel Agilex EMIF Design Example téma. • Upraven název souboru Generování návrhu Přample s volbou Calibration Debug téma. • Přidáno Generování návrhu Přample s možností konfigurace TG a Povolení generátoru provozu v designovém příkladuample témata. • Upravené kroky 2, 3 a 4, aktualizováno několik obrázků a přidána poznámka v Pomocí Design Example s EMIF Debug Toolkit téma.
2021.03.29	21.1	2.4.0	V Design Přample Rychlý start kapitola: • Přidána poznámka k Generování syntetizovatelného návrhu EMIF Přample a Generování návrhu EMIF Přample pro simulaci témata. • Aktualizováno File Schéma struktury v Generování návrhu EMIF Přample pro simulaci téma.
2020.12.14	20.4	2.3.0	V Design Přample Rychlý start kapitola provedl následující změny: • Aktualizováno Generování syntetizovatelného návrhu EMIF Přample téma zahrnout návrhy s více EMIF. • Aktualizován obrázek pro krok 3 v Generování návrhu EMIF Přample pro simulaci téma.
2020.10.05	20.3	2.3.0	V Design Přample Rychlý průvodce kapitola provedl následující změny: • V Vytvoření projektu EMIF, aktualizoval obrázek v kroku 6. • V Generování syntetizovatelného návrhu EMIF Přample, aktualizoval obrázek v kroku 3. • V Generování návrhu EMIF Přample pro simulaci, aktualizoval obrázek v kroku 3. • V Simulace versus hardwarová implementace, opravil drobný překlep ve druhé tabulce. • V Pomocí Design Example s EMIF Debug Toolkit, upravený krok 6, přidány kroky 7 a 8.
pokračování…

Verze dokumentu	Verze Intel Quartus Prime	IP verze	Změny
2020.04.13	20.1	2.1.0	• V O kapitola, upravil tabulku v Informace o vydání téma. • V Design Přample Rychlý průvodce kapitola: — Upravený krok 7 a související obrázek v Generování syntetizovatelného návrhu EMIF Přample téma. — Upraveno Generování návrhu Přample s možností ladění téma. — Upraveno Pomocí Design Example s EMIF Debug Toolkit téma.
2019.12.16	19.4	2.0.0	• V Design Přample Rychlý start kapitola: — Aktualizace obrázku v kroku 6 Vytvoření projektu EMIF téma. — Aktualizace obrázku v kroku 4 Generování syntetizovatelného návrhu EMIF Přample téma. — Aktualizace obrázku v kroku 4 Generování návrhu EMIF Přample pro simulaci téma. — Upravený krok 5 v Generování návrhu EMIF Přample pro simulaci téma. — Upraveno Obecné pokyny pro pin a Přilehlé banky části Umístění kolíků pro Intel Agilex EMIF IP téma.
2019.10.18	19.3		• V Vytvoření projektu EMIF téma, aktualizoval obrázek o bod 6. • V Generování a konfigurace IP adresy EMIF téma, aktualizoval obrázek krokem 1. • V tabulce v Pokyny pro editor parametrů Intel Agilex EMIF téma, změnil popis pro Rada tab. • V Generování syntetizovatelného návrhu EMIF Přample a Generování návrhu EMIF Přample pro simulaci témata, aktualizoval obrázek v kroku 3 každého tématu. • V Generování návrhu EMIF Přample pro simulaci téma, aktualizováno Návrh vygenerované simulace Přample File Struktura obrázek a upravil poznámku následující za obrázkem. • V Generování syntetizovatelného návrhu EMIF Přample téma, přidán krok a obrázek pro více rozhraní.
2019.07.31	19.2	1.2.0	• Přidal O externích paměťových rozhraních Intel Agilex FPGA IP kapitola a informace o vydání. • Aktualizovaná data a čísla verzí. • Drobné vylepšení Návrh syntézy Přample postava v Návrh syntézy Přample téma.
2019.04.02	19.1		• První vydání.

Historie revizí dokumentu pro externí paměťová rozhraní Intel Agilex FPGA IP Design Example Uživatelská příručka

Dokumenty / zdroje

intel UG-20219 Rozhraní externí paměti Intel Agilex FPGA IP Design Example [pdfUživatelská příručka UG-20219 Rozhraní externí paměti Intel Agilex FPGA IP Design Example, UG-20219, Rozhraní externí paměti Intel Agilex FPGA IP Design Example, Rozhraní Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Přample

Reference

• Uživatelská příručka