UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example
អំពី External Memory Interfaces Intel® Agilexâ„¢ FPGA IP
ចេញផ្សាយព័ត៌មាន
កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel® Quartus® Prime Design Suite រហូតដល់ទៅ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។ គ្រោងការណ៍កំណែ IP (XYZ) ផ្លាស់ប្តូរពីកំណែកម្មវិធីមួយទៅកំណែកម្មវិធីផ្សេងទៀត។ ការផ្លាស់ប្តូរនៅក្នុង៖
- X បង្ហាញពីការកែប្រែសំខាន់នៃ IP ។ ប្រសិនបើអ្នកធ្វើបច្ចុប្បន្នភាពកម្មវិធី Intel Quartus Prime របស់អ្នក អ្នកត្រូវតែបង្កើត IP ឡើងវិញ។
- Y បង្ហាញថា IP រួមបញ្ចូលមុខងារថ្មីៗ។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលមុខងារថ្មីៗទាំងនេះ។
- Z បង្ហាញថា IP រួមបញ្ចូលការផ្លាស់ប្តូរតិចតួច។ បង្កើត IP របស់អ្នកឡើងវិញ ដើម្បីរួមបញ្ចូលការផ្លាស់ប្តូរទាំងនេះ។
ធាតុ ការពិពណ៌នា កំណែ IP 2.4.2 ក្រុមហ៊ុន Intel Quartus Prime 21.2 កាលបរិច្ឆេទចេញផ្សាយ 2021.06.21
រចនា Exampការណែនាំអំពីការចាប់ផ្តើមរហ័សសម្រាប់ចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ Intel Agilex™ FPGA IP
ការរចនាស្វ័យប្រវត្តិ ឧample flow មានសម្រាប់ Intel Agilex™ ចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ។ បង្កើត Example ប៊ូតុង Designs នៅលើ Example Designs tab អនុញ្ញាតឱ្យអ្នកបញ្ជាក់ និងបង្កើតការសំយោគ និងការក្លែងធ្វើការរចនា example file កំណត់ដែលអ្នកអាចប្រើដើម្បីធ្វើឱ្យ IP EMIF របស់អ្នកមានសុពលភាព។ អ្នកអាចបង្កើតការរចនា example ដែលត្រូវនឹងឧបករណ៍អភិវឌ្ឍន៍ Intel FPGA ឬសម្រាប់ EMIF IP ណាមួយដែលអ្នកបង្កើត។ អ្នកអាចប្រើការរចនា exampដើម្បីជួយការវាយតម្លៃរបស់អ្នក ឬជាចំណុចចាប់ផ្តើមសម្រាប់ប្រព័ន្ធផ្ទាល់ខ្លួនរបស់អ្នក។
ការរចនាទូទៅ Example លំហូរការងារ
ការបង្កើតគម្រោង EMIF
សម្រាប់គាត់ Intel Quartus Prime software កំណែ 17.1 និងក្រោយ អ្នកត្រូវតែបង្កើតគម្រោង Intel Quartus Prime មុនពេលបង្កើត EMIF IP និងការរចនា exampលេ
- បើកដំណើរការកម្មវិធី Intel Quartus Prime ហើយជ្រើសរើស File ➤ អ្នកជំនួយគម្រោងថ្មី។ ចុចបន្ទាប់។ រចនា Exampការណែនាំអំពីការចាប់ផ្តើមរហ័សសម្រាប់ចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ Intel Agilex™ FPGA IP
- បញ្ជាក់ថត ( ) ឈ្មោះសម្រាប់គម្រោង Intel Quartus Prime ( ) និងឈ្មោះអង្គភាពរចនាកម្រិតកំពូល ( ) ដែលអ្នកចង់បង្កើត។ ចុចបន្ទាប់។
- ផ្ទៀងផ្ទាត់ថាគម្រោងទទេត្រូវបានជ្រើសរើស។ ចុច Next ពីរដង។
- នៅក្រោម Family សូមជ្រើសរើស Intel Agilex។
- នៅក្រោមតម្រងឈ្មោះ វាយលេខផ្នែកឧបករណ៍។
- នៅក្រោមឧបករណ៍ដែលមាន សូមជ្រើសរើសឧបករណ៍ដែលសមស្រប។
- ចុច Finish ។
ការបង្កើត និងកំណត់រចនាសម្ព័ន្ធ EMIF IP
ជំហានខាងក្រោមបង្ហាញពីរបៀបបង្កើត និងកំណត់រចនាសម្ព័ន្ធ EMIF IP ។ ការណែនាំនេះបង្កើតចំណុចប្រទាក់ DDR4 ប៉ុន្តែជំហានគឺស្រដៀងគ្នាសម្រាប់ពិធីការផ្សេងទៀត។ (ជំហានទាំងនេះធ្វើតាមលំហូរកាតាឡុក IP (ឯករាជ្យ) ប្រសិនបើអ្នកជ្រើសរើសប្រើលំហូរអ្នករចនាវេទិកា (ប្រព័ន្ធ) ជំនួសវិញ ជំហានគឺស្រដៀងគ្នា។ )
- នៅក្នុងបង្អួច IP Catalog សូមជ្រើសរើស External Memory Interfaces Intel Agilex FPGA IP។ (ប្រសិនបើបង្អួច IP Catalog មិនអាចមើលឃើញ សូមជ្រើសរើស View ➤ កាតាឡុក IP ។ )
- នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ផ្តល់ឈ្មោះអង្គភាពសម្រាប់ EMIF IP (ឈ្មោះដែលអ្នកផ្តល់នៅទីនេះក្លាយជា file ឈ្មោះសម្រាប់ IP) និងបញ្ជាក់ថត។ ចុចបង្កើត។
- កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រមានផ្ទាំងជាច្រើនដែលអ្នកត្រូវតែកំណត់រចនាសម្ព័ន្ធប៉ារ៉ាម៉ែត្រដើម្បីឆ្លុះបញ្ចាំងពីការអនុវត្ត EMIF របស់អ្នក។
គោលការណ៍ណែនាំកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Intel Agilex EMIF
ប្រធានបទនេះផ្តល់នូវការណែនាំកម្រិតខ្ពស់សម្រាប់ការកំណត់ផ្ទាំងនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP របស់ Intel Agilex EMIF ។
តារាង 1. ការណែនាំអំពីកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ EMIF
| ផ្ទាំងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ | ការណែនាំ |
| ទូទៅ | សូមប្រាកដថា ប៉ារ៉ាម៉ែត្រខាងក្រោមត្រូវបានបញ្ចូលត្រឹមត្រូវ៖
• កម្រិតល្បឿនសម្រាប់ឧបករណ៍។ • ប្រេកង់នាឡិកាអង្គចងចាំ។ • ប្រេកង់នាឡិកាយោង PLL ។ |
| ការចងចាំ | • យោងទៅសន្លឹកទិន្នន័យសម្រាប់ឧបករណ៍អង្គចងចាំរបស់អ្នកដើម្បីបញ្ចូលប៉ារ៉ាម៉ែត្រនៅលើ ការចងចាំ ផ្ទាំង។
• អ្នកក៏គួរតែបញ្ចូលទីតាំងជាក់លាក់មួយសម្រាប់ ALERT# pin។ (អនុវត្តចំពោះពិធីការអង្គចងចាំ DDR4 តែប៉ុណ្ណោះ។ ) |
| Mem I/O | • សម្រាប់ការស៊ើបអង្កេតគម្រោងដំបូង អ្នកអាចប្រើការកំណត់លំនាំដើមនៅលើ
Mem I/O ផ្ទាំង។ • សម្រាប់សុពលភាពនៃការរចនាកម្រិតខ្ពស់ អ្នកគួរតែអនុវត្តការក្លែងធ្វើក្តារដើម្បីទទួលបានការកំណត់ការបញ្ចប់ដ៏ល្អប្រសើរ។ |
| FPGA I/O | • សម្រាប់ការស៊ើបអង្កេតគម្រោងដំបូង អ្នកអាចប្រើការកំណត់លំនាំដើមនៅលើ
FPGA I/O ផ្ទាំង។ • សម្រាប់សុពលភាពនៃការរចនាកម្រិតខ្ពស់ អ្នកគួរតែអនុវត្តការក្លែងធ្វើក្តារជាមួយនឹងម៉ូដែល IBIS ដែលពាក់ព័ន្ធ ដើម្បីជ្រើសរើសស្តង់ដារ I/O ដែលសមស្រប។ |
| ពេលវេលាកំណត់ | • សម្រាប់ការស៊ើបអង្កេតគម្រោងដំបូង អ្នកអាចប្រើការកំណត់លំនាំដើមនៅលើ
ពេលវេលាកំណត់ ផ្ទាំង។ • សម្រាប់សុពលភាពនៃការរចនាកម្រិតខ្ពស់ អ្នកគួរតែបញ្ចូលប៉ារ៉ាម៉ែត្រដោយយោងតាមសន្លឹកទិន្នន័យរបស់ឧបករណ៍អង្គចងចាំរបស់អ្នក។ |
| ឧបករណ៍បញ្ជា | កំណត់ប៉ារ៉ាម៉ែត្រឧបករណ៍បញ្ជាដោយយោងទៅតាមការកំណត់រចនាសម្ព័ន្ធ និងអាកប្បកិរិយាដែលអ្នកចង់បានសម្រាប់ឧបករណ៍បញ្ជាអង្គចងចាំរបស់អ្នក។ |
| រោគវិនិច្ឆ័យ | អ្នកអាចប្រើប៉ារ៉ាម៉ែត្រនៅលើ រោគវិនិច្ឆ័យ tab ដើម្បីជួយក្នុងការធ្វើតេស្ត និងបំបាត់កំហុសចំណុចប្រទាក់អង្គចងចាំរបស់អ្នក។ |
| Exampឡេ រចនា | នេះ។ Exampឡេ រចនា ផ្ទាំងអនុញ្ញាតឱ្យអ្នកបង្កើតការរចនា examples សម្រាប់ការសំយោគ និងសម្រាប់ការក្លែងធ្វើ។ ការរចនាដែលបានបង្កើត ឧample គឺជាប្រព័ន្ធ EMIF ពេញលេញដែលមាន EMIF IP និងកម្មវិធីបញ្ជាដែលបង្កើតចរាចរចៃដន្យដើម្បីធ្វើសុពលភាពចំណុចប្រទាក់អង្គចងចាំ។ |
សម្រាប់ព័ត៌មានលម្អិតអំពីប៉ារ៉ាម៉ែត្រនីមួយៗ សូមមើលជំពូកដែលសមរម្យសម្រាប់ពិធីការអង្គចងចាំរបស់អ្នកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ Intel Agilex FPGA ។
ការបង្កើត EMIF Design Example
សម្រាប់ឧបករណ៍អភិវឌ្ឍន៍ Intel Agilex វាគ្រប់គ្រាន់ក្នុងការទុកការកំណត់ IP របស់ Intel Agilex EMIF ភាគច្រើននៅតម្លៃលំនាំដើមរបស់ពួកគេ។ ដើម្បីបង្កើតការរចនាដែលអាចសំយោគបាន ឧampដូច្នេះ សូមអនុវត្តតាមជំហានទាំងនេះ៖
- នៅលើ Exampផ្ទាំង Designs សូមប្រាកដថាប្រអប់ Synthesis ត្រូវបានធីក។
- ប្រសិនបើអ្នកកំពុងអនុវត្តចំណុចប្រទាក់តែមួយ ឧampកំណត់រចនាសម្ព័ន្ធ EMIF IP ហើយចុច File➤ រក្សាទុកដើម្បីរក្សាទុកការកំណត់បច្ចុប្បន្នទៅក្នុងបំរែបំរួល IP អ្នកប្រើប្រាស់ file ( .ip).
- ប្រសិនបើអ្នកកំពុងអនុវត្តអតីតample រចនាជាមួយចំណុចប្រទាក់ច្រើន បញ្ជាក់ចំនួន IPs ទៅចំនួនចំណុចប្រទាក់ដែលចង់បាន។ អ្នកអាចឃើញចំនួនសរុបនៃលេខសម្គាល់ EMIF ដូចគ្នាទៅនឹងចំនួន IPs ដែលបានជ្រើសរើស។ អនុវត្តតាមជំហានទាំងនេះដើម្បីកំណត់រចនាសម្ព័ន្ធចំណុចប្រទាក់នីមួយៗ៖
- ជ្រើសរើស Cal-IP ដើម្បីបញ្ជាក់ការតភ្ជាប់នៃចំណុចប្រទាក់ទៅនឹង IP ការក្រិតតាមខ្នាត។
- កំណត់រចនាសម្ព័ន្ធ EMIF IP ស្របតាម Parameter Editor Tab ទាំងអស់។
- ត្រឡប់ទៅ Exampផ្ទាំង Design ហើយចុច Capture នៅលើ EMIF ID ដែលចង់បាន។
- ធ្វើជំហាន a ទៅ c ម្តងទៀតសម្រាប់លេខសម្គាល់ EMIF ទាំងអស់។
- អ្នកអាចចុចប៊ូតុង ជម្រះ ដើម្បីលុបប៉ារ៉ាម៉ែត្រដែលបានចាប់យកចេញ ហើយធ្វើឡើងវិញពីជំហាន a ទៅ c ដើម្បីធ្វើការផ្លាស់ប្តូរទៅ EMIF IP ។
- ចុច File➤ រក្សាទុកដើម្បីរក្សាទុកការកំណត់បច្ចុប្បន្នទៅក្នុងបំរែបំរួល IP អ្នកប្រើប្រាស់ file ( .ip).
- ប្រសិនបើអ្នកកំពុងអនុវត្តចំណុចប្រទាក់តែមួយ ឧampកំណត់រចនាសម្ព័ន្ធ EMIF IP ហើយចុច File➤ រក្សាទុកដើម្បីរក្សាទុកការកំណត់បច្ចុប្បន្នទៅក្នុងបំរែបំរួល IP អ្នកប្រើប្រាស់ file ( .ip).
- ចុចបង្កើត Example រចនានៅជ្រុងខាងលើស្តាំនៃបង្អួច។
- បញ្ជាក់ថតសម្រាប់ការរចនា EMIF example ហើយចុច OK ។ ជំនាន់ជោគជ័យនៃការរចនា EMIF exampលេបង្កើតដូចខាងក្រោម fileកំណត់នៅក្រោមថត qii ។
- ចុច File ➤ ចេញដើម្បីចេញពីបង្អួច IP Parameter Editor Pro ។ ប្រព័ន្ធរំលឹក ការផ្លាស់ប្តូរថ្មីៗមិនត្រូវបានបង្កើតទេ។ បង្កើតឥឡូវនេះ? ចុច ទេ ដើម្បីបន្តជាមួយលំហូរបន្ទាប់។
- ដើម្បីបើកអតីតampរចនា, ចុច File ➤ បើកគម្រោង ហើយរុករកទៅ /ample_name>/qii/ed_synth.qpf ហើយចុចបើក។
ចំណាំ៖ សម្រាប់ព័ត៌មានស្តីពីការចងក្រង និងសរសេរកម្មវិធី ឧample, យោងទៅ
ការចងក្រង និងសរសេរកម្មវិធី Intel Agilex EMIF Design Exampលេ
រូបភាពទី 4. បង្កើតការរចនាដែលអាចសំយោគបាន ឧample File រចនាសម្ព័ន្ធ
សម្រាប់ព័ត៌មានស្តីពីការបង្កើតប្រព័ន្ធដែលមានចំណុចប្រទាក់អង្គចងចាំខាងក្រៅពីរ ឬច្រើន សូមមើល ការបង្កើតការរចនា Example ជាមួយចំណុចប្រទាក់ EMIF ច្រើននៅក្នុង ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ Intel Agilex FPGA ការណែនាំអ្នកប្រើប្រាស់ IP ។ សម្រាប់ព័ត៌មានស្តីពីការបំបាត់កំហុសចំណុចប្រទាក់ច្រើន សូមមើលការបើកប្រអប់ឧបករណ៍ EMIF នៅក្នុងការរចនាដែលមានស្រាប់នៅក្នុង ចំណុចប្រទាក់សតិខាងក្រៅ Intel Agilex FPGA IP User Guide ។
ចំណាំ៖ ប្រសិនបើអ្នកមិនជ្រើសរើសប្រអប់ធីក Simulation ឬ Synthesis ទេ ថតទិសដៅមានតែការរចនា Platform Designer ប៉ុណ្ណោះ។ files ដែលមិនអាចចងក្រងដោយកម្មវិធី Intel Quartus Prime ដោយផ្ទាល់ ប៉ុន្តែអ្វីដែលអ្នកអាចធ្វើបាន view ឬកែសម្រួលនៅក្នុងកម្មវិធីរចនាវេទិកា។ ក្នុងស្ថានភាពនេះ អ្នកអាចដំណើរការពាក្យបញ្ជាខាងក្រោមដើម្បីបង្កើតការសំយោគ និងការក្លែងធ្វើ file សំណុំ។
- ដើម្បីបង្កើតគម្រោងដែលអាចចងក្រងបាន អ្នកត្រូវតែដំណើរការ quartus_sh -t make_qii_design.tclscript នៅក្នុងថតទិសដៅ។
- ដើម្បីបង្កើតគម្រោងក្លែងធ្វើ អ្នកត្រូវតែដំណើរការស្គ្រីប quartus_sh -t make_sim_design.tcl នៅក្នុងថតទិសដៅ។
ចំណាំ៖ ប្រសិនបើអ្នកបានបង្កើតការរចនា example ហើយបន្ទាប់មកធ្វើការផ្លាស់ប្តូរទៅវានៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ, អ្នកត្រូវតែបង្កើតឡើងវិញការរចនា exampដើម្បីមើលការផ្លាស់ប្តូររបស់អ្នកត្រូវបានអនុវត្ត។ ការរចនាដែលទើបបង្កើតថ្មី ឧample មិនសរសេរជាន់លើការរចនាដែលមានស្រាប់ទេ។ample files.
ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ
សម្រាប់ឧបករណ៍អភិវឌ្ឍន៍ Intel Agilex វាគ្រប់គ្រាន់ក្នុងការទុកការកំណត់ IP របស់ Intel Agilex EMIF ភាគច្រើននៅតម្លៃលំនាំដើមរបស់ពួកគេ។ ដើម្បីបង្កើតការរចនា ឧample សម្រាប់ការក្លែងធ្វើ សូមអនុវត្តតាមជំហានទាំងនេះ៖
- នៅលើ Exampផ្ទាំង Designs សូមប្រាកដថាប្រអប់ Simulation ត្រូវបានធីក។ ក៏ជ្រើសរើសទម្រង់ Simulation HDL ដែលត្រូវការ ទាំង Verilog ឬ VHDL ។
- កំណត់រចនាសម្ព័ន្ធ EMIF IP ហើយចុច File ➤ រក្សាទុកដើម្បីរក្សាទុកការកំណត់បច្ចុប្បន្នទៅក្នុងបំរែបំរួល IP អ្នកប្រើប្រាស់ file ( .ip).
- ចុចបង្កើត Example រចនានៅជ្រុងខាងលើស្តាំនៃបង្អួច។
- បញ្ជាក់ថតសម្រាប់ការរចនា EMIF example ហើយចុច OK ។ ជំនាន់ជោគជ័យនៃការរចនា EMIF exampលេបង្កើតច្រើន។ file កំណត់សម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រផ្សេងៗ នៅក្រោមថតស៊ីម/ed_sim។
- ចុច File ➤ ចេញដើម្បីចេញពីបង្អួច IP Parameter Editor Pro ។ ប្រព័ន្ធរំលឹក ការផ្លាស់ប្តូរថ្មីៗមិនត្រូវបានបង្កើតទេ។ បង្កើតឥឡូវនេះ? ចុច ទេ ដើម្បីបន្តជាមួយលំហូរបន្ទាប់។
បង្កើតការរចនាក្លែងធ្វើ Example File រចនាសម្ព័ន្ធ
ចំណាំ៖ ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ Intel Agilex FPGA IP បច្ចុប្បន្នគាំទ្រតែម៉ាស៊ីនក្លែងធ្វើ VCS, ModelSim/QuestaSim និង Xcelium ប៉ុណ្ណោះ។ ការគាំទ្រម៉ាស៊ីនក្លែងធ្វើបន្ថែមត្រូវបានគ្រោងទុកនៅក្នុងការចេញផ្សាយនាពេលខាងមុខ។
ចំណាំ៖ ប្រសិនបើអ្នកមិនជ្រើសរើសប្រអប់ធីក Simulation ឬ Synthesis ទេ ថតទិសដៅមានតែការរចនា Platform Designer ប៉ុណ្ណោះ។ files ដែលមិនអាចចងក្រងដោយកម្មវិធី Intel Quartus Prime ដោយផ្ទាល់ ប៉ុន្តែអ្វីដែលអ្នកអាចធ្វើបាន view ឬកែសម្រួលនៅក្នុងកម្មវិធីរចនាវេទិកា។ ក្នុងស្ថានភាពនេះ អ្នកអាចដំណើរការពាក្យបញ្ជាខាងក្រោមដើម្បីបង្កើតការសំយោគ និងការក្លែងធ្វើ file សំណុំ។
- ដើម្បីបង្កើតគម្រោងដែលអាចចងក្រងបាន អ្នកត្រូវតែដំណើរការស្គ្រីប quartus_sh -t make_qii_design.tcl នៅក្នុងថតទិសដៅ។
- ដើម្បីបង្កើតគម្រោងក្លែងធ្វើ អ្នកត្រូវតែដំណើរការស្គ្រីប quartus_sh -t make_sim_design.tcl នៅក្នុងថតទិសដៅ។
ចំណាំ៖ ប្រសិនបើអ្នកបានបង្កើតការរចនា example ហើយបន្ទាប់មកធ្វើការផ្លាស់ប្តូរទៅវានៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ, អ្នកត្រូវតែបង្កើតឡើងវិញការរចនា exampដើម្បីមើលការផ្លាស់ប្តូររបស់អ្នកត្រូវបានអនុវត្ត។ ការរចនាដែលទើបបង្កើតថ្មី ឧample មិនសរសេរជាន់លើការរចនាដែលមានស្រាប់ទេ។ample files.
ការក្លែងធ្វើធៀបនឹងការអនុវត្តផ្នែករឹង
សម្រាប់ការក្លែងធ្វើចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ អ្នកអាចជ្រើសរើសរំលងការក្រិតតាមខ្នាត ឬការក្រិតតាមខ្នាតពេញលេញនៅលើផ្ទាំងការវិនិច្ឆ័យកំឡុងពេលបង្កើត IP ។
ម៉ូដែលក្លែងធ្វើ EMIF
តារាងនេះប្រៀបធៀបលក្ខណៈនៃការរំលងការក្រិតតាមខ្នាត និងគំរូក្រិតពេញ។
តារាងទី 2. គំរូក្លែងធ្វើ EMIF៖ រំលងការក្រិតតាមខ្នាតធៀបនឹងការក្រិតពេញ
| រំលងការក្រិតតាមខ្នាត | ការក្រិតតាមខ្នាតពេញលេញ |
| ការក្លែងធ្វើកម្រិតប្រព័ន្ធផ្តោតលើតក្កវិជ្ជាអ្នកប្រើប្រាស់។ | ការក្លែងធ្វើចំណុចប្រទាក់អង្គចងចាំផ្តោតលើការក្រិតតាមខ្នាត។ |
| ព័ត៌មានលម្អិតនៃការក្រិតមិនត្រូវបានចាប់យកទេ។ | ចាប់យកទាំងអស់ stages នៃការក្រិតតាមខ្នាត។ |
| មានសមត្ថភាពក្នុងការរក្សាទុក និងទាញយកទិន្នន័យ។ | រួមបញ្ចូលទាំងការដាក់កម្រិត, per-bit deskew ជាដើម។ |
| តំណាងឱ្យប្រសិទ្ធភាពត្រឹមត្រូវ។ | |
| មិនចាត់ទុកក្តារបន្ទះ | |
ការក្លែងធ្វើ RTL ធៀបនឹងការអនុវត្តផ្នែករឹង
តារាងនេះបង្ហាញពីភាពខុសគ្នាសំខាន់ៗរវាងការក្លែងធ្វើ EMIF និងការអនុវត្តផ្នែករឹង។
តារាងទី 3. ការក្លែងធ្វើ EMIF RTL ធៀបនឹងការអនុវត្តផ្នែករឹង
| ការក្លែងធ្វើ RTL | ការអនុវត្តផ្នែករឹង |
| Nios® ចាប់ផ្តើម និងកូដក្រិតតាមខ្នាត ដំណើរការស្របគ្នា។ | ការចាប់ផ្ដើម Nios និងកូដក្រិតតាមខ្នាត ប្រតិបត្តិតាមលំដាប់លំដោយ។ |
| ចំណុចប្រទាក់អះអាងសញ្ញា cal_done ក្នុងពេលដំណាលគ្នាក្នុងការក្លែងធ្វើ។ | ប្រតិបត្តិការ Fitter កំណត់លំដាប់នៃការក្រិតតាមខ្នាត ហើយចំណុចប្រទាក់មិនអះអាង cal_done ក្នុងពេលដំណាលគ្នា។ |
អ្នកគួរតែដំណើរការការក្លែងធ្វើ RTL ដោយផ្អែកលើគំរូចរាចរណ៍សម្រាប់កម្មវិធីនៃការរចនារបស់អ្នក។ ចំណាំថាការក្លែងធ្វើ RTL មិនយកគំរូតាមការពន្យាពេលតាមដាន PCB ដែលអាចបណ្តាលឱ្យមានភាពខុសគ្នានៃភាពយឺតយ៉ាវរវាងការក្លែងធ្វើ RTL និងការអនុវត្តផ្នែករឹង។
ការក្លែងធ្វើចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ IP ជាមួយ ModelSim
នីតិវិធីនេះបង្ហាញពីរបៀបក្លែងធ្វើការរចនា EMIF exampលេ
- បើកដំណើរការកម្មវិធី Mentor Graphics* ModelSim ហើយជ្រើសរើស File ➤ ផ្លាស់ប្តូរបញ្ជីឈ្មោះ។ រុករកទៅថតឯកសារ sim/ed_sim/mentor នៅក្នុងការរចនាដែលបានបង្កើត exampថតឯកសារ។
- ផ្ទៀងផ្ទាត់ថាបង្អួចប្រតិចារឹកត្រូវបានបង្ហាញនៅផ្នែកខាងក្រោមនៃអេក្រង់។ ប្រសិនបើបង្អួចប្រតិចារឹកមិនអាចមើលឃើញ សូមបង្ហាញវាដោយចុច View ➤ ប្រតិចារិក។
- នៅក្នុងបង្អួចប្រតិចារឹក ដំណើរការប្រភព msim_setup.tcl ។
- បន្ទាប់ពីប្រភព msim_setup.tcl បញ្ចប់ដំណើរការ ដំណើរការ ld_debug នៅក្នុងបង្អួចប្រតិចារឹក។
- បន្ទាប់ពី ld_debug បញ្ចប់ដំណើរការ សូមផ្ទៀងផ្ទាត់ថាបង្អួចវត្ថុត្រូវបានបង្ហាញ។ ប្រសិនបើបង្អួចវត្ថុមិនអាចមើលឃើញ បង្ហាញវាដោយចុច View ➤ វត្ថុ។
- នៅក្នុងបង្អួចវត្ថុ ជ្រើសរើសសញ្ញាដែលអ្នកចង់ក្លែងធ្វើដោយចុចខាងស្តាំ ហើយជ្រើសរើស បន្ថែមរលក។
- បន្ទាប់ពីអ្នកបញ្ចប់ការជ្រើសរើសសញ្ញាសម្រាប់ការក្លែងធ្វើ សូមប្រតិបត្តិការ run -all ក្នុងបង្អួចប្រតិចារឹក។ ការក្លែងធ្វើដំណើរការរហូតដល់វាត្រូវបានបញ្ចប់។
- ប្រសិនបើការក្លែងធ្វើមិនអាចមើលឃើញ សូមចុច View ➤ រលក។
ការដាក់ម្ជុលសម្រាប់ Intel Agilex EMIF IP
ប្រធានបទនេះផ្តល់នូវការណែនាំសម្រាប់ការដាក់ម្ជុល។
ជាងview
Intel Agilex FPGAs មានរចនាសម្ព័ន្ធដូចខាងក្រោមៈ
- ឧបករណ៍នីមួយៗមានរហូតដល់ 8 ធនាគារ I/O ។
- ធនាគារ I/O នីមួយៗមាន 2 ធនាគាររង I/O ។
- ធនាគាររង I/O នីមួយៗមាន 4 ផ្លូវ។
- ផ្លូវនីមួយៗមានម្ជុល I/O (GPIO) គោលបំណងទូទៅចំនួន 12 ។
គោលការណ៍ណែនាំទូទៅ Pin
ខាងក្រោមនេះគឺជាការណែនាំទូទៅអំពីម្ជុល
ចំណាំ៖ សម្រាប់ព័ត៌មានពិនលម្អិតបន្ថែម សូមមើលផ្នែក Intel Agilex FPGA EMIF IP Pin និងផែនការធនធាននៅក្នុងជំពូកជាក់លាក់នៃពិធីការសម្រាប់ពិធីការអង្គចងចាំខាងក្រៅរបស់អ្នកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ Intel Agilex FPGA IP ។
- ត្រូវប្រាកដថាម្ជុលសម្រាប់ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅដែលបានផ្តល់ឱ្យស្ថិតនៅក្នុងជួរ I/O ដូចគ្នា។
- ចំណុចប្រទាក់ដែលលាតសន្ធឹងលើធនាគារជាច្រើនត្រូវតែបំពេញតាមតម្រូវការដូចខាងក្រោមៈ
- ធនាគារត្រូវតែនៅជាប់គ្នា។ សម្រាប់ព័ត៌មានអំពីធនាគារដែលនៅជាប់គ្នា សូមមើលស្ថាបត្យកម្ម EMIF៖ ប្រធានបទ I/O Bank នៅក្នុង External Memory Interfaces Intel Agilex FPGA IP User Guide។
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលដែលពាក់ព័ន្ធទាំងអស់ត្រូវតែស្ថិតនៅក្នុងធនាគាររងតែមួយ។
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលទិន្នន័យអាចចែករំលែកធនាគាររងមួយនៅក្រោមលក្ខខណ្ឌដូចខាងក្រោម៖
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលទិន្នន័យមិនអាចចែករំលែកផ្លូវ I/O បានទេ។
- មានតែផ្លូវ I/O ដែលមិនបានប្រើនៅក្នុងអាសយដ្ឋាន និងធនាគារបញ្ជាប៉ុណ្ណោះដែលអាចផ្ទុកម្ជុលទិន្នន័យបាន។
តារាងទី 4. ឧបសគ្គទូទៅ
| ប្រភេទសញ្ញា | ឧបសគ្គ |
| ទិន្នន័យ Strobe | សញ្ញាទាំងអស់ដែលជាកម្មសិទ្ធិរបស់ក្រុម DQ ត្រូវតែស្ថិតនៅក្នុងផ្លូវ I/O តែមួយ។ |
| ទិន្នន័យ | ម្ជុល DQ ដែលពាក់ព័ន្ធត្រូវតែស្ថិតនៅក្នុងផ្លូវ I/O ដូចគ្នា។ សម្រាប់ពិធីការដែលមិនគាំទ្របន្ទាត់ទិន្នន័យទ្វេទិស សញ្ញាអានគួរតែត្រូវបានដាក់ជាក្រុមដាច់ដោយឡែកពីសញ្ញាសរសេរ។ |
| អាសយដ្ឋាន និងពាក្យបញ្ជា | អាសយដ្ឋាន និងម្ជុលពាក្យបញ្ជាត្រូវតែស្ថិតនៅក្នុងទីតាំងដែលបានកំណត់ជាមុននៅក្នុងធនាគាររង I/O ។ |
ចំណាំ៖ សម្រាប់ព័ត៌មានពិនលម្អិតបន្ថែម សូមមើលផ្នែក Intel Agilex FPGA EMIF IP Pin និងផែនការធនធាននៅក្នុងជំពូកជាក់លាក់នៃពិធីការសម្រាប់ពិធីការអង្គចងចាំខាងក្រៅរបស់អ្នកនៅក្នុង មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ Intel Agilex FPGA IP ។
- ត្រូវប្រាកដថាម្ជុលសម្រាប់ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅដែលបានផ្តល់ឱ្យស្ថិតនៅក្នុងជួរ I/O ដូចគ្នា។
- ចំណុចប្រទាក់ដែលលាតសន្ធឹងលើធនាគារជាច្រើនត្រូវតែបំពេញតាមតម្រូវការដូចខាងក្រោមៈ
- ធនាគារត្រូវតែនៅជាប់គ្នា។ សម្រាប់ព័ត៌មានអំពីធនាគារដែលនៅជាប់គ្នា សូមមើលស្ថាបត្យកម្ម EMIF៖ ប្រធានបទ I/O Bank នៅក្នុង External Memory Interfaces Intel Agilex FPGA IP User Guide។
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលដែលពាក់ព័ន្ធទាំងអស់ត្រូវតែស្ថិតនៅក្នុងធនាគាររងតែមួយ។
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលទិន្នន័យអាចចែករំលែកធនាគាររងមួយនៅក្រោមលក្ខខណ្ឌដូចខាងក្រោម៖
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលទិន្នន័យមិនអាចចែករំលែកផ្លូវ I/O បានទេ។
- មានតែផ្លូវ I/O ដែលមិនបានប្រើនៅក្នុងអាសយដ្ឋាន និងធនាគារបញ្ជាប៉ុណ្ណោះដែលអាចផ្ទុកម្ជុលទិន្នន័យបាន។
ការបង្កើតការរចនា Example ជាមួយជម្រើសកំណត់រចនាសម្ព័ន្ធ TG
ការរចនា EMIF ដែលបានបង្កើតឧample រួមបញ្ចូលប្លុកម៉ាស៊ីនភ្លើងចរាចរ (TG) ។ តាមលំនាំដើម ការរចនា example ប្រើប្លុក TG សាមញ្ញ (altera_tg_avl) ដែលអាចកំណត់ឡើងវិញបានតែប៉ុណ្ណោះ ដើម្បីដំណើរការលំនាំចរាចរណ៍ដែលមានកូដរឹងឡើងវិញ។ បើចាំបាច់ អ្នកអាចជ្រើសរើសបើកម៉ាស៊ីនភ្លើងចរាចរណ៍ដែលអាចកំណត់រចនាសម្ព័ន្ធបាន (TG2) ជំនួសវិញ។ នៅក្នុងម៉ាស៊ីនភ្លើងចរាចរណ៍ដែលអាចកំណត់រចនាសម្ព័ន្ធបាន (TG2) (altera_tg_avl_2) អ្នកអាចកំណត់រចនាសម្ព័ន្ធលំនាំចរាចរណ៍ក្នុងពេលវេលាជាក់ស្តែងតាមរយៈការចុះឈ្មោះគ្រប់គ្រង ដែលមានន័យថាអ្នកមិនចាំបាច់ចងក្រងការរចនាឡើងវិញដើម្បីផ្លាស់ប្តូរ ឬចាប់ផ្តើមលំនាំចរាចរណ៍ឡើងវិញនោះទេ។ ម៉ាស៊ីនបង្កើតចរាចរណ៍នេះផ្តល់នូវការគ្រប់គ្រងដ៏ល្អលើប្រភេទនៃចរាចរណ៍ដែលវាផ្ញើនៅលើចំណុចប្រទាក់គ្រប់គ្រង EMIF ។ លើសពីនេះ វាផ្តល់នូវការចុះឈ្មោះស្ថានភាពដែលមានព័ត៌មានលំអិតអំពីការបរាជ័យ។
ការបើកដំណើរការម៉ាស៊ីនភ្លើងចរាចរណ៍នៅក្នុងការរចនា Example
អ្នកអាចបើកដំណើរការម៉ាស៊ីនបង្កើតចរាចរណ៍ដែលអាចកំណត់រចនាសម្ព័ន្ធបានពីផ្ទាំងវិភាគក្នុងកម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រ EMIF ។ ដើម្បីបើកដំណើរការម៉ាស៊ីនបង្កើតចរាចរណ៍ដែលអាចកំណត់រចនាសម្ព័ន្ធបាន សូមបើកប្រើម៉ាស៊ីនភ្លើងចរាចរណ៍ Avalon ដែលអាចកំណត់រចនាសម្ព័ន្ធបាន 2.0 នៅលើផ្ទាំងវិភាគ។
រូបភាពទី 6 ។
- អ្នកអាចជ្រើសរើសបិទលំនាំចរាចរណ៍លំនាំដើម stage ឬចរាចរណ៍ដែលបានកំណត់រចនាសម្ព័ន្ធអ្នកប្រើប្រាស់ stage ប៉ុន្តែអ្នកត្រូវតែមានយ៉ាងហោចណាស់មួយ។tage បានបើកដំណើរការ។ សម្រាប់ព័ត៌មានអំពី stages, យោងទៅលំនាំចរាចរណ៍លំនាំដើម និងលំនាំចរាចរណ៍ដែលបានកំណត់រចនាសម្ព័ន្ធដោយអ្នកប្រើប្រាស់នៅក្នុង ចំណុចប្រទាក់សតិខាងក្រៅ Intel Agilex FPGA IP User Guide ។
- ប៉ារ៉ាម៉ែត្ររយៈពេលសាកល្បង TG2 អនុវត្តតែចំពោះលំនាំចរាចរណ៍លំនាំដើមប៉ុណ្ណោះ។ អ្នកអាចជ្រើសរើសរយៈពេលសាកល្បងខ្លី មធ្យម ឬគ្មានកំណត់។
- អ្នកអាចជ្រើសរើសតម្លៃណាមួយក្នុងចំណោមតម្លៃពីរសម្រាប់ប៉ារ៉ាម៉ែត្រ TG2 Configuration Interface Mode៖
- JTAG: អនុញ្ញាតឱ្យប្រើ GUI នៅក្នុងកុងសូលប្រព័ន្ធ។ សម្រាប់ព័ត៌មានបន្ថែម សូមមើល Traffic Generator Configuration Interface នៅក្នុង External Memory Interfaces Intel Agilex FPGA IP User Guide។
- នាំចេញ៖ អនុញ្ញាតឱ្យប្រើតក្កវិជ្ជា RTL ផ្ទាល់ខ្លួន ដើម្បីគ្រប់គ្រងលំនាំចរាចរណ៍។
ការប្រើប្រាស់ Design Exampជាមួយ EMIF Debug Toolkit
មុនពេលបើកដំណើរការ EMIF Debug Toolkit សូមប្រាកដថាអ្នកបានកំណត់រចនាសម្ព័ន្ធឧបករណ៍របស់អ្នកជាមួយនឹងការសរសេរកម្មវិធី file ដែលមានប្រអប់ឧបករណ៍បំបាត់កំហុស EMIF ត្រូវបានបើក។ ដើម្បីបើកដំណើរការ EMIF Debug Toolkit សូមអនុវត្តតាមជំហានទាំងនេះ៖
- នៅក្នុងកម្មវិធី Intel Quartus Prime សូមបើក System Console ដោយជ្រើសរើស Tools ➤ System Debugging Tools ➤ System Console ។
- [រំលងជំហាននេះ ប្រសិនបើគម្រោងរបស់អ្នកត្រូវបានបើករួចហើយនៅក្នុងកម្មវិធី Intel Quartus Prime ។] នៅក្នុង System Console ផ្ទុកវត្ថុ SRAM file (.sof) ដែលអ្នកសរសេរកម្មវិធីលើក្តារ (ដូចដែលបានពិពណ៌នានៅក្នុងលក្ខខណ្ឌជាមុនសម្រាប់ការប្រើប្រាស់ EMIF Debug Toolkit នៅក្នុង External Memory Interfaces Intel Agilex FPGA IP User Guide)។
- ជ្រើសរើសករណីដើម្បីបំបាត់កំហុស។
- ជ្រើសរើស EMIF Calibration Debug Toolkit សម្រាប់ការកែកំហុសការក្រិតតាមខ្នាត EMIF ដូចដែលបានពិពណ៌នានៅក្នុងការបង្កើត Ex Designample ជាមួយជម្រើសកែកំហុស Calibration ។ ជាជម្រើស ជ្រើសរើស EMIF TG Configuration Toolkit សម្រាប់ការកែកំហុសម៉ាស៊ីនភ្លើងចរាចរណ៍ ដូចដែលបានពិពណ៌នានៅក្នុងការបង្កើត Ex Designample ជាមួយជម្រើសកំណត់រចនាសម្ព័ន្ធ TG ។
- ចុច Open Toolkit ដើម្បីបើក Main view នៃ EMIF Debug Toolkit ។
- ប្រសិនបើមានឧទាហរណ៍ EMIF ច្រើននៅក្នុងការរចនាកម្មវិធី សូមជ្រើសរើសជួរឈរ (ផ្លូវទៅកាន់ JTAG មេ) និងលេខសម្គាល់ចំណុចប្រទាក់អង្គចងចាំនៃឧទាហរណ៍ EMIF សម្រាប់ការធ្វើឱ្យប្រអប់ឧបករណ៍សកម្ម។
- ចុចធ្វើឱ្យចំណុចប្រទាក់សកម្ម ដើម្បីអនុញ្ញាតឱ្យកញ្ចប់ឧបករណ៍អានប៉ារ៉ាម៉ែត្រចំណុចប្រទាក់ និងស្ថានភាពក្រិត។
- អ្នកត្រូវតែបំបាត់កំហុសចំណុចប្រទាក់មួយក្នុងពេលតែមួយ; ដូច្នេះ ដើម្បីភ្ជាប់ទៅចំណុចប្រទាក់ផ្សេងទៀតនៅក្នុងការរចនា អ្នកត្រូវតែបិទចំណុចប្រទាក់បច្ចុប្បន្នជាមុនសិន។
ខាងក្រោមនេះជាអតីតamples នៃរបាយការណ៍ពី EMIF Calibration Debug Toolkit និង EMIF TG Configuration Toolkit: រៀងគ្នា។
ចំណាំ៖ សម្រាប់ព័ត៌មានលម្អិតអំពីការកែកំហុសការក្រិតតាមខ្នាត សូមមើលការបំបាត់កំហុសជាមួយនឹងឧបករណ៍បំបាត់កំហុសចំណុចប្រទាក់សតិខាងក្រៅ នៅក្នុងមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ Intel Agilex FPGA ។
ចំណាំ៖ សម្រាប់ព័ត៌មានលម្អិតអំពីការកែកំហុសរបស់ម៉ាស៊ីនភ្លើងចរាចរណ៍ សូមមើល ចំណុចប្រទាក់អ្នកប្រើប្រាស់ការកំណត់រចនាសម្ព័ន្ធម៉ាស៊ីនភ្លើងចរាចរណ៍ នៅក្នុងមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ IP របស់ Intel Agilex FPGA ។
រចនា Example ការពិពណ៌នាសម្រាប់ External Memory Interfaces Intel Agilex FPGA IP
នៅពេលអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ និងបង្កើត EMIF IP របស់អ្នក អ្នកអាចបញ្ជាក់ថាប្រព័ន្ធបង្កើតថតសម្រាប់ការក្លែងធ្វើ និងសំយោគ file កំណត់ និងបង្កើត file កំណត់ដោយស្វ័យប្រវត្តិ។ ប្រសិនបើអ្នកជ្រើសរើស Simulation ឬ Synthesis នៅក្រោម Example រចនា Files នៅលើ Example Designs tab ប្រព័ន្ធបង្កើតការក្លែងធ្វើពេញលេញ file សំណុំឬការសំយោគពេញលេញ file កំណត់ដោយអនុលោមតាមជម្រើសរបស់អ្នក។
រចនាសំយោគ Example
ការរចនាសំយោគ ឧample មានប្លុកសំខាន់ៗដែលបង្ហាញក្នុងរូបភាពខាងក្រោម។
- ម៉ាស៊ីនភ្លើងចរាចរ ដែលជាអតីត Avalon®-MM ដែលអាចសំយោគបាន។ample driver ដែលអនុវត្តលំនាំ pseudo-random នៃការអាន និងសរសេរទៅកាន់ចំនួន parameterized address។ ម៉ាស៊ីនបង្កើតចរាចរណ៍ក៏ត្រួតពិនិត្យទិន្នន័យដែលបានអានពីអង្គចងចាំ ដើម្បីធានាថាវាត្រូវគ្នានឹងទិន្នន័យដែលបានសរសេរ និងអះអាងពីការបរាជ័យបើមិនដូច្នេះទេ។
- ឧទាហរណ៍នៃចំណុចប្រទាក់អង្គចងចាំ ដែលរួមមានៈ
- ឧបករណ៍បញ្ជាអង្គចងចាំដែលសម្របសម្រួលរវាងចំណុចប្រទាក់ Avalon-MM និងចំណុចប្រទាក់ AFI ។
- PHY ដែលដើរតួជាចំណុចប្រទាក់រវាងឧបករណ៍បញ្ជាអង្គចងចាំ និងឧបករណ៍អង្គចងចាំខាងក្រៅ ដើម្បីអនុវត្តប្រតិបត្តិការអាន និងសរសេរ។
រូបភាពទី 7. ការរចនាសំយោគ Example
ចំណាំ៖ ប្រសិនបើមួយ ឬច្រើននៃ PLL Sharing Mode, DLL Sharing Mode, or OCT Sharing Mode parameters are set to any value other than No Sharing, the synthesis design example នឹងមានឧបករណ៍បង្កើតចរាចរណ៍/អង្គចងចាំចំណុចប្រទាក់ពីរ។ ឧបករណ៍បង្កើតចរាចរណ៍/ចំណុចប្រទាក់អង្គចងចាំទាំងពីរត្រូវបានទាក់ទងតែដោយការចែករំលែក PLL/DLL/OCTconnections ដូចដែលបានកំណត់ដោយការកំណត់ប៉ារ៉ាម៉ែត្រ។ ឧបករណ៍បង្កើតចរាចរណ៍/ចំណុចប្រទាក់អង្គចងចាំបង្ហាញពីរបៀបដែលអ្នកអាចបង្កើតការតភ្ជាប់បែបនេះនៅក្នុងការរចនាផ្ទាល់ខ្លួនរបស់អ្នក។
ការរចនាក្លែងធ្វើ Example
ការរចនាក្លែងធ្វើ ឧample មានប្លុកសំខាន់ៗដែលបង្ហាញក្នុងរូបខាងក្រោម។
- ឧទាហរណ៍នៃការរចនាសំយោគ ឧampលេ ដូចដែលបានពិពណ៌នានៅក្នុងផ្នែកមុន ការរចនាសំយោគ ឧample មានម៉ាស៊ីនបង្កើតចរាចរណ៍ សមាសធាតុក្រិតខ្នាត និងឧទាហរណ៍នៃចំណុចប្រទាក់អង្គចងចាំ។ ប្លុកទាំងនេះកំណត់លំនាំដើមទៅជាគំរូក្លែងធ្វើអរូបី ដែលសមរម្យសម្រាប់ការក្លែងធ្វើរហ័ស។
- គំរូអង្គចងចាំដែលដើរតួនាទីជាគំរូទូទៅដែលប្រកាន់ខ្ជាប់នូវលក្ខណៈជាក់លាក់នៃពិធីការអង្គចងចាំ។ ជាញឹកញាប់ អ្នកលក់អង្គចងចាំផ្តល់នូវគំរូក្លែងធ្វើសម្រាប់សមាសធាតុអង្គចងចាំជាក់លាក់របស់ពួកគេ ដែលអ្នកអាចទាញយកពីពួកគេ។ webគេហទំព័រ។
- កម្មវិធីពិនិត្យស្ថានភាព ដែលត្រួតពិនិត្យសញ្ញាស្ថានភាពពី IP ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ និងម៉ាស៊ីនបង្កើតចរាចរ ដើម្បីផ្តល់សញ្ញាអំពីលក្ខខណ្ឌទូទៅ ឬបរាជ័យ។
រូបភាពទី 10. ការរចនាក្លែងធ្វើ ឧample
Example Designs Interface Tab
កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររួមបញ្ចូល Example Designs tab ដែលអនុញ្ញាតឱ្យអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ និងបង្កើត ex design របស់អ្នក។amples ។
ចំណុចប្រទាក់សតិខាងក្រៅ Intel Agilex FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់
កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ IPs មានគ្រោងការណ៍កំណែ IP ថ្មី។ ប្រសិនបើកំណែស្នូល IP មិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់កំណែស្នូល IP ពីមុនត្រូវបានអនុវត្ត។
ប្រវត្តិកែប្រែឯកសារសម្រាប់ចំណុចប្រទាក់សតិខាងក្រៅ Intel Agilex FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
| កំណែឯកសារ | កំណែ Intel Quartus Prime | កំណែ IP | ការផ្លាស់ប្តូរ |
| 2021.06.21 | 21.2 | 2.4.2 | នៅក្នុង រចនា Exampចាប់ផ្តើមរហ័ស ជំពូក៖
•បានបន្ថែមកំណត់ចំណាំទៅ ការចងក្រង និងសរសេរកម្មវិធី Intel Agilex EMIF Design Example ប្រធានបទ។ • បានកែប្រែចំណងជើងនៃ ការបង្កើតការរចនា Example ជាមួយជម្រើសកែកំហុស Calibration ប្រធានបទ។ • បានបន្ថែម ការបង្កើតការរចនា Example ជាមួយជម្រើសកំណត់រចនាសម្ព័ន្ធ TG និង ការបើកដំណើរការម៉ាស៊ីនភ្លើងចរាចរណ៍នៅក្នុងការរចនា Example ប្រធានបទ។ • បានកែប្រែជំហានទី 2, 3, និង 4 បានធ្វើបច្ចុប្បន្នភាពតួលេខជាច្រើន និងបន្ថែមកំណត់ចំណាំនៅក្នុង ការប្រើប្រាស់ Design Exampជាមួយ EMIF Debug Toolkit ប្រធានបទ។ |
| 2021.03.29 | 21.1 | 2.4.0 | នៅក្នុង រចនា Exampចាប់ផ្តើមរហ័ស ជំពូក៖
•បានបន្ថែមកំណត់ចំណាំទៅ ការបង្កើត EMIF Design Example និង ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ ប្រធានបទ។ • បានធ្វើបច្ចុប្បន្នភាព File ដ្យាក្រាមរចនាសម្ព័ន្ធនៅក្នុង ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ ប្រធានបទ។ |
| 2020.12.14 | 20.4 | 2.3.0 | នៅក្នុង រចនា Exampចាប់ផ្តើមរហ័ស ជំពូក, បានធ្វើការផ្លាស់ប្តូរដូចខាងក្រោម:
• បានធ្វើបច្ចុប្បន្នភាព ការបង្កើត EMIF Design Example ប្រធានបទដើម្បីរួមបញ្ចូលការរចនាពហុ EMIF ។ • បានធ្វើបច្ចុប្បន្នភាពតួលេខសម្រាប់ជំហានទី 3 នៅក្នុង ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ ប្រធានបទ។ |
| 2020.10.05 | 20.3 | 2.3.0 | នៅក្នុង រចនា Exampការណែនាំអំពីការចាប់ផ្តើមរហ័ស ជំពូក, បានធ្វើការផ្លាស់ប្តូរដូចខាងក្រោម:
• ក្នុង ការបង្កើតគម្រោង EMIF, បានធ្វើបច្ចុប្បន្នភាពរូបភាពក្នុងជំហានទី 6 ។ • ក្នុង ការបង្កើត EMIF Design Exampleបានធ្វើបច្ចុប្បន្នភាពរូបភាពក្នុងជំហានទី 3 ។ • ក្នុង ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើបានធ្វើបច្ចុប្បន្នភាពរូបភាពក្នុងជំហានទី 3 ។ • ក្នុង ការក្លែងធ្វើធៀបនឹងការអនុវត្តផ្នែករឹងបានកែកំហុសតូចតាចនៅក្នុងតារាងទីពីរ។ • ក្នុង ការប្រើប្រាស់ Design Exampជាមួយ EMIF Debug Toolkitកែប្រែជំហានទី 6 បន្ថែមជំហានទី 7 និងទី 8 ។ |
| បន្ត… | |||
| កំណែឯកសារ | កំណែ Intel Quartus Prime | កំណែ IP | ការផ្លាស់ប្តូរ |
| 2020.04.13 | 20.1 | 2.1.0 | • ក្នុង អំពី ជំពូក, កែប្រែតារាងក្នុង
ចេញផ្សាយព័ត៌មាន ប្រធានបទ។ • ក្នុង រចនា Exampការណែនាំអំពីការចាប់ផ្តើមរហ័ស ជំពូក៖ - បានកែប្រែជំហានទី 7 និងរូបភាពដែលពាក់ព័ន្ធនៅក្នុង ការបង្កើត EMIF Design Example ប្រធានបទ។ - បានកែប្រែ ការបង្កើតការរចនា Example ជាមួយជម្រើសបំបាត់កំហុស ប្រធានបទ។ - បានកែប្រែ ការប្រើប្រាស់ Design Exampជាមួយ EMIF Debug Toolkit ប្រធានបទ។ |
| 2019.12.16 | 19.4 | 2.0.0 | • ក្នុង រចនា Exampចាប់ផ្តើមរហ័ស ជំពូក៖
- បានធ្វើបច្ចុប្បន្នភាពរូបភាពក្នុងជំហានទី 6 នៃ ស ការបង្កើតគម្រោង EMIF ប្រធានបទ។ - បានធ្វើបច្ចុប្បន្នភាពរូបភាពក្នុងជំហានទី 4 នៃ ស ការបង្កើត EMIF Design Example ប្រធានបទ។ - បានធ្វើបច្ចុប្បន្នភាពរូបភាពក្នុងជំហានទី 4 នៃ ស ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ ប្រធានបទ។ - កែប្រែជំហានទី 5 នៅក្នុង ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ ប្រធានបទ។ - បានកែប្រែ គោលការណ៍ណែនាំទូទៅ Pin និង ធនាគារនៅជាប់គ្នា។ ផ្នែកនៃឯកសារ ការដាក់ម្ជុលសម្រាប់ Intel Agilex EMIF IP ប្រធានបទ។ |
| 2019.10.18 | 19.3 | • ក្នុង ការបង្កើតគម្រោង EMIF ប្រធានបទ បានធ្វើបច្ចុប្បន្នភាពរូបភាពជាមួយនឹងចំណុច 6 ។
• ក្នុង ការបង្កើត និងកំណត់រចនាសម្ព័ន្ធ EMIF IP ប្រធានបទ ធ្វើបច្ចុប្បន្នភាពរូបភាពជាមួយជំហានទី 1 ។ • ក្នុងតារាងក្នុង គោលការណ៍ណែនាំកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ Intel Agilex EMIF ប្រធានបទ, ផ្លាស់ប្តូរការពិពណ៌នាសម្រាប់ ក្តារ ផ្ទាំង។ • ក្នុង ការបង្កើត EMIF Design Example និង ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ ប្រធានបទ បានធ្វើបច្ចុប្បន្នភាពរូបភាពក្នុងជំហានទី 3 នៃប្រធានបទនីមួយៗ។ • ក្នុង ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ ប្រធានបទ, បានធ្វើបច្ចុប្បន្នភាព បង្កើតការរចនាក្លែងធ្វើ Example File រចនាសម្ព័ន្ធ រូប និងបានកែប្រែចំណាំតាមរូប។ • ក្នុង ការបង្កើត EMIF Design Example ប្រធានបទ បន្ថែមជំហាន និងតួលេខសម្រាប់ចំណុចប្រទាក់ច្រើន។ |
|
| 2019.07.31 | 19.2 | 1.2.0 | • បន្ថែម អំពី External Memory Interfaces Intel Agilex FPGA IP ជំពូក និងព័ត៌មានចេញផ្សាយ។
• កាលបរិច្ឆេទ និងលេខកំណែដែលបានធ្វើបច្ចុប្បន្នភាព។ • ការកែលម្អតិចតួចទៅ រចនាសំយោគ Example តួលេខនៅក្នុង រចនាសំយោគ Example ប្រធានបទ។ |
| 2019.04.02 | 19.1 | • ចេញផ្សាយដំបូង។ |
ប្រវត្តិកែប្រែឯកសារសម្រាប់ចំណុចប្រទាក់សតិខាងក្រៅ Intel Agilex FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
ឯកសារ/ធនធាន
 |
Intel UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example, UG-20219, External Memory Interfaces Intel Agilex FPGA IP Design Example, ចំណុចប្រទាក់ Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
