UG-20219 Interfaces de memoria externa Intel Agilex FPGA IP Design Example

Acerca das interfaces de memoria externa Intel® Agilex™ FPGA IP

Información de lanzamento

As versións IP son as mesmas que as versións do software Intel® Quartus® Prime Design Suite ata a v19.1. Desde a versión 19.2 ou posterior do software Intel Quartus Prime Design Suite, os núcleos IP teñen un novo esquema de versión IP. O número do esquema de versión IP (XYZ) cambia dunha versión de software a outra. Un cambio en:

• X indica unha revisión importante da IP. Se actualiza o seu software Intel Quartus Prime, debe rexenerar a IP.
• Y indica que a IP inclúe novas funcións. Rexenera a túa IP para incluír estas novas funcións.
• Z indica que a IP inclúe cambios menores. Rexenera a túa IP para incluír estes cambios.
  

  Elemento	Descrición
  Versión IP	2.4.2
  Intel Quartus Prime	21.2
  Data de lanzamento	2021.06.21

Deseño Example Guía de inicio rápido para interfaces de memoria externa Intel Agilex™ FPGA IP

Un deseño automatizado example flow está dispoñible para interfaces de memoria externa Intel Agilex™. O Xerar Example Deseños no Example Deseños permítelle especificar e xerar o deseño de síntese e simulación example file conxuntos que pode usar para validar a súa IP EMIF. Podes xerar un deseño examplieiro que coincida co kit de desenvolvemento Intel FPGA ou para calquera IP EMIF que xere. Podes usar o deseño example para axudar na súa avaliación ou como punto de partida para o seu propio sistema.

Deseño xeral Example Fluxos de traballo

Creación dun proxecto EMIF

Para a versión 17.1 e posteriores do software Intel Quartus Prime, debes crear un proxecto Intel Quartus Prime antes de xerar a IP EMIF e o deseño ex.ample.

1. Inicie o software Intel Quartus Prime e seleccione File ➤ Asistente para novos proxectos. Fai clic en Seguinte. Deseño Example Guía de inicio rápido para interfaces de memoria externa Intel Agilex™ FPGA IP
2. Especifique un directorio ( ), un nome para o proxecto Intel Quartus Prime ( ), e un nome de entidade de deseño de nivel superior ( ) que quere crear. Fai clic en Seguinte.
3. Verifique que o Proxecto baleiro estea seleccionado. Fai clic en Seguinte dúas veces.
4. En Familia, seleccione Intel Agilex.
5. En Filtro de nome, escriba o número de peza do dispositivo.
6. En Dispositivos dispoñibles, seleccione o dispositivo axeitado.
7. Fai clic en Finalizar.

Xeración e configuración da IP EMIF

Os seguintes pasos ilustran como xerar e configurar a IP EMIF. Este tutorial crea unha interface DDR4, pero os pasos son similares para outros protocolos. (Estes pasos seguen o fluxo do Catálogo de IP (autónomo); se escolle utilizar o fluxo de Deseñador de plataformas (sistema), os pasos son similares.)

1. Na xanela do Catálogo de IP, seleccione Interfaces de memoria externa Intel Agilex FPGA IP. (Se a xanela do Catálogo de IP non está visible, seleccione View ➤ Catálogo IP.)
2. No Editor de parámetros IP, proporcione un nome de entidade para a IP EMIF (o nome que proporciona aquí pasa a ser o file nome para a IP) e especifique un directorio. Fai clic en Crear.
3. O editor de parámetros ten varias pestanas nas que debes configurar os parámetros para reflectir a túa implementación EMIF.

Pautas do editor de parámetros EMIF de Intel Agilex
Este tema ofrece orientación de alto nivel para parametrizar as pestanas no editor de parámetros IP EMIF de Intel Agilex.

Táboa 1. Directrices do editor de parámetros EMIF

Pestana Editor de parámetros	Directrices
Xeral	Asegúrese de que se introducen correctamente os seguintes parámetros: • O grao de velocidade do dispositivo. • A frecuencia do reloxo da memoria. • A frecuencia do reloxo de referencia PLL.
Memoria	• Consulte a folla de datos do dispositivo de memoria para introducir os parámetros do dispositivo Memoria ficha. • Tamén debe introducir unha localización específica para o PIN ALERT#. (Só aplícase ao protocolo de memoria DDR4).
Mem E/S	• Para as investigacións iniciais do proxecto, pode utilizar a configuración predeterminada do Mem E/S ficha. • Para a validación avanzada do deseño, debes realizar a simulación da placa para obter a configuración de terminación óptima.
E/S FPGA	• Para as investigacións iniciais do proxecto, pode utilizar a configuración predeterminada do E/S FPGA ficha. • Para a validación avanzada do deseño, debe realizar a simulación de placas cos modelos IBIS asociados para seleccionar os estándares de E/S axeitados.
Temporalización de Mem	• Para as investigacións iniciais do proxecto, pode utilizar a configuración predeterminada do Temporalización de Mem ficha. • Para a validación avanzada do deseño, debe introducir os parámetros segundo a folla de datos do dispositivo de memoria.
Controlador	Estableza os parámetros do controlador segundo a configuración e o comportamento desexados para o controlador de memoria.
Diagnóstico	Podes usar os parámetros de Diagnóstico para axudar a probar e depurar a súa interface de memoria.
Example Designs	O Example Designs pestana permítelle xerar deseño por exemploample para síntese e simulación. O deseño xerado example é un sistema EMIF completo que consiste na IP EMIF e un controlador que xera tráfico aleatorio para validar a interface de memoria.

Para obter información detallada sobre parámetros individuais, consulte o capítulo adecuado para o seu protocolo de memoria na Guía de usuario de Interfaces de memoria externa Intel Agilex FPGA IP.

Xerando o deseño EMIF sintetizable Example

Para o kit de desenvolvemento Intel Agilex, é suficiente deixar a maioría das configuracións IP Intel Agilex EMIF nos seus valores predeterminados. Para xerar o deseño sintetizable example, siga estes pasos:

1. Sobre o Example Deseños, asegúrese de que a caixa Síntese estea marcada.
   • Se está a implementar interface única, por exemploample, configure a IP EMIF e prema File➤ Gardar para gardar a configuración actual na variación da IP do usuario file ( .ip).
     • Se está a implementar un example con varias interfaces, especifique Número de IPs ata o número desexado de interfaces. Podes ver o número total de ID EMIF igual que o número de IPs seleccionado. Siga estes pasos para configurar cada interface:
   •  Seleccione Cal-IP para especificar a conexión da interface á IP de calibración.
   • Configure a IP EMIF en consecuencia en toda a pestana Editor de parámetros.
   • Volver a Example Deseño e prema en Captura no ID EMIF desexado.
   • Repita os pasos a a c para todos os ID EMIF.
   • Podes facer clic no botón Borrar para eliminar os parámetros capturados e repetir os pasos a a c para facer cambios na IP EMIF.
   • Fai clic File➤ Gardar para gardar a configuración actual na variación da IP do usuario file ( .ip).
2. Fai clic en Xerar Example Deseño na esquina superior dereita da xanela.
3. Especifique un directorio para o deseño EMIF, por exemploample e fai clic en Aceptar. Xeración exitosa do deseño EMIF example crea o seguinte filedefinido nun directorio qii.
4. Fai clic File ➤ Saír para saír da xanela IP Parameter Editor Pro. O sistema indica que non se xeraron cambios recentes. Xerar agora? Fai clic en Non para continuar co seguinte fluxo.
5. Para abrir o exampo deseño, fai clic File ➤ Abre Proxecto e desprázate ata o /ample_name>/qii/ed_synth.qpf e fai clic en Abrir.
   Nota: Para obter información sobre a compilación e programación do deseño example, referirse
   Compilación e programación do Intel Agilex EMIF Design Example.

Figura 4. Deseño sintetizable xerado Example File Estrutura

Para obter información sobre a construción dun sistema con dúas ou máis interfaces de memoria externas, consulte Creación dun Ex. de deseñoample con múltiples interfaces EMIF, en la Guía del usuario de Intel Agilex FPGA IP Interfaces de memoria externa. Para obter información sobre a depuración de varias interfaces, consulte Activación do kit de ferramentas EMIF nun deseño existente na Guía do usuario de interfaces de memoria externa Intel Agilex FPGA IP.

Nota: Se non selecciona a caixa de verificación Simulación ou Síntese, o directorio de destino só contén o deseño de Platform Designer files, que non son compilables polo software Intel Quartus Prime directamente, pero que pode view ou editar no Deseñador de plataformas. Nesta situación pode executar os seguintes comandos para xerar síntese e simulación file conxuntos.

• Para crear un proxecto compilable, debes executar o quartus_sh -t make_qii_design.tclscript no directorio de destino.
• Para crear un proxecto de simulación, debes executar o script quartus_sh -t make_sim_design.tcl no directorio de destino.

Nota: Se xeraches un deseño example e despois facerlle cambios no editor de parámetros, debes rexenerar o deseño example para ver os seus cambios implementados. O deseño recentemente xerado example non sobrescribe o deseño existente example files.

Xerando o deseño EMIF Example para simulación

Para o kit de desenvolvemento Intel Agilex, é suficiente deixar a maioría das configuracións IP Intel Agilex EMIF nos seus valores predeterminados. Para xerar o deseño examppara a simulación, siga estes pasos:

1. Sobre o Example Deseños, asegúrese de que a caixa Simulación estea marcada. Escolla tamén o formato HDL de simulación necesario, Verilog ou VHDL.
2. Configura a IP EMIF e fai clic File ➤ Gardar para gardar a configuración actual na variación da IP do usuario file ( .ip).
3. Fai clic en Xerar Example Deseño na esquina superior dereita da xanela.
4. Especifique un directorio para o deseño EMIF, por exemploample e fai clic en Aceptar. Xeración exitosa do deseño EMIF example crea múltiples file conxuntos para varios simuladores compatibles, baixo un directorio sim/ed_sim.
5. Fai clic File ➤ Saír para saír da xanela IP Parameter Editor Pro. O sistema indica que non se xeraron cambios recentes. Xerar agora? Fai clic en Non para continuar co seguinte fluxo.

Deseño de simulación xerada Example File Estrutura

Nota: As interfaces de memoria externa Intel Agilex FPGA IP actualmente só admiten os simuladores VCS, ModelSim/QuestaSim e Xcelium. Prevese apoio adicional ao simulador en próximas versións.

Nota: Se non selecciona a caixa de verificación Simulación ou Síntese, o directorio de destino só contén o deseño de Platform Designer files, que non son compilables polo software Intel Quartus Prime directamente, pero que pode view ou editar no Deseñador de plataformas. Nesta situación pode executar os seguintes comandos para xerar síntese e simulación file conxuntos.

• Para crear un proxecto compilable, debes executar o script quartus_sh -t make_qii_design.tcl no directorio de destino.
• Para crear un proxecto de simulación, debes executar o script quartus_sh -t make_sim_design.tcl no directorio de destino.

Nota: Se xeraches un deseño example e despois facerlle cambios no editor de parámetros, debes rexenerar o deseño example para ver os seus cambios implementados. O deseño recentemente xerado example non sobrescribe o deseño existente example files.

Simulación versus implementación de hardware
Para a simulación da interface de memoria externa, pode seleccionar omitir a calibración ou a calibración completa na pestana Diagnóstico durante a xeración de IP.

Modelos de simulación EMIF
Esta táboa compara as características dos modelos de calibración de salto e de calibración completa.

Táboa 2. Modelos de simulación EMIF: Saltar calibración fronte a Calibración completa

Saltar calibración	Calibración completa
Simulación a nivel de sistema centrada na lóxica de usuario.	Simulación da interface de memoria centrada na calibración.
Non se capturan os detalles da calibración.	Captura todos os stages de calibración.
Ten capacidade para almacenar e recuperar datos.	Inclúe nivelación, axuste por bit, etc.
Representa a eficiencia precisa.
Non considera o sesgo do taboleiro.

Simulación RTL versus implementación de hardware
Esta táboa destaca as principais diferenzas entre a simulación EMIF e a implementación de hardware.

Táboa 3. Simulación EMIF RTL versus implementación de hardware

Simulación RTL	Implementación de hardware
O código de inicialización e calibración de Nios® execútase en paralelo.	O código de inicialización e calibración de Nios execútase secuencialmente.
As interfaces afirman o sinal cal_done simultaneamente na simulación.	As operacións do instalador determinan a orde de calibración e as interfaces non afirman cal_done simultaneamente.

Deberías executar simulacións RTL baseadas nos patróns de tráfico para a aplicación do teu deseño. Teña en conta que a simulación RTL non modela os atrasos de rastrexo de PCB, o que pode provocar unha discrepancia na latencia entre a simulación RTL e a implementación do hardware.

 Simulando IP da interface de memoria externa con ModelSim
Este procedemento mostra como simular o deseño EMIF, por exemploample.

1. Inicie o software Mentor Graphics* ModelSim e seleccione File ➤ Cambiar directorio. Navega ata o directorio sim/ed_sim/mentor dentro do deseño xerado, por exemploample cartafol.
2. Verifique que a xanela Transcrición aparece na parte inferior da pantalla. Se a xanela Transcrición non está visible, móstraa facendo clic View ➤ Transcrición.
3. Na xanela Transcrición, executa o código fonte msim_setup.tcl.
4. Despois de que a fonte msim_setup.tcl remate de executarse, execute ld_debug na xanela Transcrición.
5. Despois de que ld_debug remate de executarse, verifique que se amosa a xanela Obxectos. Se a xanela Obxectos non está visible, móstraa facendo clic View ➤ Obxectos.
6. Na xanela Obxectos, seleccione os sinais que quere simular facendo clic co botón dereito e seleccionando Engadir onda.
7. Despois de rematar de seleccionar os sinais para a simulación, executa run -all na xanela Transcrición. A simulación execútase ata que se completa.
8. Se a simulación non está visible, fai clic View ➤ Onda.

Colocación de pines para Intel Agilex EMIF IP
Este tema ofrece pautas para a colocación de alfinetes.

Acabadoview
Os FPGA Intel Agilex teñen a seguinte estrutura:

• Cada dispositivo contén ata 8 bancos de E/S.
• Cada banco de E/S contén 2 sub-bancos de E/S.
• Cada banco de sub-I/O contén 4 carrís.
• Cada carril contén 12 pinos de E/S de propósito xeral (GPIO).

Directrices xerais de Pin
As seguintes son directrices xerais de pin.

Nota: Para obter información sobre pins máis detallada, consulte a sección de planificación de recursos e pins IP de Intel Agilex FPGA EMIF no capítulo específico do protocolo para o seu protocolo de memoria externa, na Guía de usuario de interfaces de memoria externa Intel Agilex FPGA IP.

• Asegúrese de que os pinos dunha interface de memoria externa determinada residen dentro da mesma fila de E/S.
• As interfaces que abranguen varios bancos deben cumprir os seguintes requisitos:
  •  Os bancos deben estar adxacentes entre si. Para obter información sobre bancos adxacentes, consulte o tema Arquitectura EMIF: banco de E/S na Guía de usuario de Intel Agilex FPGA IP Interfaces de memoria externa.
•  Todos os enderezos e comandos e os pinos asociados deben residir nun único subbanco.
• O enderezo, o comando e os pinos de datos poden compartir un subbanco nas seguintes condicións:
  • Os pinos de enderezo e comando e datos non poden compartir un carril de E/S.
  • Só un carril de E/S non utilizado no banco de enderezos e comandos pode conter pinos de datos.

Táboa 4. Restricións xerais do Pin

Tipo de sinal	Restricción
Estroboscópico de datos	Todos os sinais pertencentes a un grupo DQ deben residir no mesmo carril de E/S.
Datos	Os pinos DQ relacionados deben residir no mesmo carril de E/S. Para os protocolos que non admiten liñas de datos bidireccionais, os sinais de lectura deben agruparse por separado dos sinais de escritura.
Enderezo e Comando	Os pinos de enderezo e comando deben residir en lugares predefinidos dentro dun subbanco de E/S.

Nota: Para obter información sobre pins máis detallada, consulte a sección de planificación de recursos e pins IP de Intel Agilex FPGA EMIF no capítulo específico do protocolo para o seu protocolo de memoria externa, na Guía de usuario de interfaces de memoria externa Intel Agilex FPGA IP.

• Asegúrese de que os pinos dunha interface de memoria externa determinada residen dentro da mesma fila de E/S.
• As interfaces que abranguen varios bancos deben cumprir os seguintes requisitos:
  • Os bancos deben estar adxacentes entre si. Para obter información sobre bancos adxacentes, consulte o tema Arquitectura EMIF: banco de E/S na Guía de usuario de Intel Agilex FPGA IP Interfaces de memoria externa.
• Todos os enderezos e comandos e os pinos asociados deben residir nun único subbanco.
• O enderezo, o comando e os pinos de datos poden compartir un subbanco nas seguintes condicións:
  • Os pinos de enderezo e comando e datos non poden compartir un carril de E/S.
  • Só un carril de E/S non utilizado no banco de enderezos e comandos pode conter pinos de datos.

Xerando un deseño Example coa opción de configuración TG

O deseño EMIF xerado example inclúe un bloque xerador de tráfico (TG). Por defecto, o deseño example usa un bloque TG simple (altera_tg_avl) que só se pode restablecer para relanzar un patrón de tráfico codificado. Se é necesario, pode optar por activar un xerador de tráfico configurable (TG2). No xerador de tráfico configurable (TG2) (altera_tg_avl_2), pode configurar o patrón de tráfico en tempo real a través de rexistros de control, o que significa que non ten que recompilar o deseño para cambiar ou relanzar o patrón de tráfico. Este xerador de tráfico proporciona un control fino sobre o tipo de tráfico que envía na interface de control EMIF. Ademais, ofrece rexistros de estado que conteñen información detallada sobre fallos.

Activar o xerador de tráfico nun deseño Example

Podes activar o xerador de tráfico configurable desde a pestana Diagnóstico do editor de parámetros EMIF. Para activar o xerador de tráfico configurable, active Usar o xerador de tráfico configurable Avalon 2.0 na pestana Diagnóstico.

Figura 6.

• Podes optar por desactivar os patróns de tráfico predeterminadostage ou o tráfico configurado polo usuario stage, pero debes ter polo menos un stage habilitado. Para información sobre estes stages, consulte Patrón de tráfico predeterminado e Patrón de tráfico configurado polo usuario na Guía de usuario de Intel Agilex FPGA IP Interfaces de memoria externa.
• O parámetro de duración da proba TG2 aplícase só ao patrón de tráfico predeterminado. Podes escoller unha duración da proba curta, media ou infinita.
• Pode escoller calquera dos dous valores para o parámetro TG2 Configuration Interface Mode:
  • JTAG: Permite o uso dunha GUI na consola do sistema. Para obter máis información, consulte a Interface de configuración do xerador de tráfico na Guía de usuario de Intel Agilex FPGA IP Interfaces de memoria externa.
  • Exportar: Permite o uso da lóxica RTL personalizada para controlar o patrón de tráfico.

Usando o Deseño Exampli co EMIF Debug Toolkit

Antes de iniciar o kit de ferramentas de depuración EMIF, asegúrate de ter configurado o teu dispositivo cunha programación file que ten o kit de ferramentas de depuración EMIF activado. Para iniciar o kit de ferramentas de depuración EMIF, siga estes pasos:

1. No software Intel Quartus Prime, abra a Consola do sistema seleccionando Ferramentas ➤ Ferramentas de depuración do sistema ➤ Consola do sistema.
2. [Omita este paso se o seu proxecto xa está aberto no software Intel Quartus Prime.] Na Consola do sistema, cargue o obxecto SRAM file (.sof) co que programaches a placa (como se describe en Requisitos previos para usar o kit de ferramentas de depuración EMIF, na Guía de usuario de Intel Agilex FPGA IP de interfaces de memoria externas).
3. Seleccione instancias para depurar.
4. Seleccione EMIF Calibration Debug Toolkit para a depuración de calibración EMIF, como se describe en Xerar un deseño Example coa opción de depuración de calibración. Alternativamente, seleccione EMIF TG Configuration Toolkit para a depuración do xerador de tráfico, tal e como se describe en Xerar un deseño Example coa opción de configuración TG.
5. Fai clic en Abrir Toolkit para abrir o menú principal view do EMIF Debug Toolkit.
6. Se hai varias instancias EMIF no deseño programado, seleccione a columna (camiño a JTAG master) e o ID da interface de memoria da instancia EMIF para a que activar o kit de ferramentas.
7. Fai clic en Activar interface para permitir que o conxunto de ferramentas lea os parámetros da interface e o estado de calibración.
8. Debe depurar unha interface á vez; polo tanto, para conectarse a outra interface do deseño, primeiro debes desactivar a interface actual.

Os seguintes son os exampficheiros de informes do EMIF Calibration Debug Toolkit e do EMIF TG Configuration Toolkit:, respectivamente.

Nota: Para obter máis información sobre a depuración de calibración, consulte Depuración co kit de ferramentas de depuración de interfaces de memoria externa, na Guía de usuario de Intel Agilex FPGA IP de interfaces de memoria externas.

Nota: Para obter máis información sobre a depuración do xerador de tráfico, consulte a Interface de usuario de configuración do xerador de tráfico, na Guía de usuario de Intel Agilex FPGA IP Interfaces de memoria externa.

Deseño Example Descrición para as interfaces de memoria externa Intel Agilex FPGA IP

Cando parametriza e xera a súa IP EMIF, pode especificar que o sistema cree directorios para simulación e síntese file conxuntos e xerar file establece automaticamente. Se selecciona Simulación ou Síntese en Exampo Deseño Files no Example Deseños, o sistema crea unha simulación completa file conxunto ou unha síntese completa file establecer, de acordo coa súa selección.

Deseño de síntese Example
O deseño de síntese example contén os principais bloques que se mostran na figura seguinte.

• Un xerador de tráfico, que é un Avalon®-MM sintetizable exampcontrolador de ficheiro que implementa un patrón pseudoaleatorio de lecturas e escrituras nun número parametrizado de enderezos. O xerador de tráfico tamén supervisa os datos lidos da memoria para asegurarse de que coincidan cos datos escritos e afirma un fallo en caso contrario.
• Unha instancia da interface de memoria, que inclúe:
  • Un controlador de memoria que modera entre a interface Avalon-MM e a interface AFI.
  • O PHY, que serve como interface entre o controlador de memoria e os dispositivos de memoria externos para realizar operacións de lectura e escritura.

Figura 7. Deseño de síntese Example

Nota: Se un ou máis dos parámetros do modo de uso compartido de PLL, o modo de uso compartido de DLL ou o modo de uso compartido de OCT se establecen en calquera valor que non sexa Non compartido, o deseño de sínteseample conterá dúas instancias de interface de xerador de tráfico/memoria. As dúas instancias de interface de memoria/xerador de tráfico só están relacionadas mediante conexións PLL/DLL/OCT compartidas segundo se definen na configuración do parámetro. As instancias da interface de xerador de tráfico/memoria demostran como podes facer tales conexións nos teus propios deseños.

Deseño de simulación Example
O deseño da simulación example contén os principais bloques que se mostran na seguinte figura.

• Unha instancia do deseño de síntese example. Como se describe na sección anterior, o deseño de síntese exampO ficheiro contén un xerador de tráfico, un compoñente de calibración e unha instancia da interface de memoria. Estes bloques usan por defecto modelos de simulación abstractos cando sexa apropiado para a simulación rápida.
• Un modelo de memoria, que actúa como un modelo xenérico que se adhire ás especificacións do protocolo de memoria. Con frecuencia, os provedores de memoria proporcionan modelos de simulación para os seus compoñentes de memoria específicos que pode descargar dos seus websitios.
• Un comprobador de estado, que supervisa os sinais de estado da IP da interface de memoria externa e do xerador de tráfico, para sinalar unha condición xeral de aprobación ou falla.

Figura 10. Deseño da simulación Example

Example Deseños Interface Tab
O editor de parámetros inclúe un Example Deseños que che permite parametrizar e xerar o teu deseño, por exemploamples.

Interfaces de memoria externa Intel Agilex FPGA IP Design Example Arquivos de guía de usuario

As versións IP son as mesmas que as versións do software Intel Quartus Prime Design Suite ata a v19.1. Desde a versión 19.2 ou posterior do software Intel Quartus Prime Design Suite, as IP teñen un novo esquema de versión de IP. Se non aparece unha versión básica de IP, aplicarase a guía de usuario para a versión principal de IP anterior.

Versión IP Core	Guía de usuario
2.4.0	Interfaces de memoria externa Intel Agilex FPGA IP Design Example Arquivos de guía de usuario
2.3.0	Interfaces de memoria externa Intel Agilex FPGA IP Design Example Arquivos de guía de usuario
2.3.0	Interfaces de memoria externa Intel Agilex FPGA IP Design Example Arquivos de guía de usuario
2.1.0	Interfaces de memoria externa Intel Agilex FPGA IP Design Example Arquivos de guía de usuario
19.3	Interfaces de memoria externa Intel Agilex FPGA IP Design Example Arquivos de guía de usuario

Historial de revisión de documentos para interfaces de memoria externa Intel Agilex FPGA IP Design Example Guía de usuario

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2021.06.21	21.2	2.4.2	No Deseño Example Inicio rápido capítulo: • Engadiu unha nota ao Compilación e programación do Intel Agilex EMIF Design Example tema. • Modificado o título do Xerando un deseño Example coa opción de depuración de calibración tema. • Engadiu o Xerando un deseño Example coa opción de configuración TG e Activar o xerador de tráfico nun deseño Example temas. • Modificáronse os pasos 2, 3 e 4, actualizáronse varias cifras e engadiu unha nota no Usando o Deseño Exampli co EMIF Debug Toolkit tema.
2021.03.29	21.1	2.4.0	No Deseño Example Inicio rápido capítulo: • Engadiu unha nota ao Xerando o deseño EMIF sintetizable Example e Xerando o deseño EMIF Example para simulación temas. • Actualizouse o File Diagrama de estrutura no Xerando o deseño EMIF Example para simulación tema.
2020.12.14	20.4	2.3.0	No Deseño Example Inicio rápido capítulo, realizou os seguintes cambios: • Actualizouse o Xerando o deseño EMIF sintetizable Example tema para incluír deseños multi-EMIF. • Actualizouse a figura do paso 3, no Xerando o deseño EMIF Example para simulación tema.
2020.10.05	20.3	2.3.0	No Deseño Example Guía de inicio rápido capítulo, realizou os seguintes cambios: • En Creación dun proxecto EMIF, actualizou a imaxe no paso 6. • En Xerando o deseño EMIF sintetizable Example, actualizou a figura no paso 3. • En Xerando o deseño EMIF Example para simulación, actualizou a figura no paso 3. • En Simulación versus implementación de hardware, corrixiu un pequeno erro tipográfico na segunda táboa. • En Usando o Deseño Exampli co EMIF Debug Toolkit, modificouse o paso 6, engadiuse os pasos 7 e 8.
continuou…

Versión do documento	Versión Intel Quartus Prime	Versión IP	Cambios
2020.04.13	20.1	2.1.0	• No Sobre capítulo, modificouse a táboa no Información de lanzamento tema. • No Deseño Example Guía de inicio rápido capítulo: — Modificado o paso 7 e a imaxe asociada, no Xerando o deseño EMIF sintetizable Example tema. - Modificado o Xerando o deseño Example coa opción de depuración tema. - Modificado o Usando o Deseño Exampli co EMIF Debug Toolkit tema.
2019.12.16	19.4	2.0.0	• No Deseño Example Inicio rápido capítulo: — Actualizouse a ilustración no paso 6 do Creación dun proxecto EMIF tema. — Actualizouse a ilustración no paso 4 do Xerando o deseño EMIF sintetizable Example tema. — Actualizouse a ilustración no paso 4 do Xerando o deseño EMIF Example para simulación tema. - Modificado o paso 5 no Xerando o deseño EMIF Example para simulación tema. - Modificado o Directrices xerais de Pin e Bancos adxacentes seccións do Colocación de pines para Intel Agilex EMIF IP tema.
2019.10.18	19.3		• No Creación dun proxecto EMIF tema, actualizouse a imaxe co punto 6. • No Xeración e configuración da IP EMIF tema, actualizou a figura co paso 1. • Na táboa do Pautas do editor de parámetros EMIF de Intel Agilex tema, cambiou a descrición para o Xunta ficha. • No Xerando o deseño EMIF sintetizable Example e Xerando o deseño EMIF Example para simulación temas, actualizouse a imaxe no paso 3 de cada tema. • No Xerando o deseño EMIF Example para simulación tema, actualizou o Deseño de simulación xerada Example File Estrutura figura e modificou a nota que segue a figura. • No Xerando o deseño EMIF sintetizable Example tema, engadiu un paso e unha figura para varias interfaces.
2019.07.31	19.2	1.2.0	• Engadido Acerca das interfaces de memoria externa Intel Agilex FPGA IP capítulo e información de publicación. • Datas e números de versión actualizados. • Mellora menor ao Deseño de síntese Example figura no Deseño de síntese Example tema.
2019.04.02	19.1		• Lanzamento inicial.

Historial de revisión de documentos para interfaces de memoria externa Intel Agilex FPGA IP Design Example Guía de usuario

Documentos/Recursos

Intel UG-20219 Interfaces de memoria externa Intel Agilex FPGA IP Design Example [pdfGuía do usuario UG-20219 Interfaces de memoria externa Intel Agilex FPGA IP Design Example, UG-20219, Interfaces de memoria externa Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referencias

• Manual de usuario