UG-20219 Giao diện bộ nhớ ngoài Intel Agilex FPGA IP Design Example
Giới thiệu về giao diện bộ nhớ ngoài Intel® Agilex™ FPGA IP
Thông tin phát hành
Các phiên bản IP giống như các phiên bản phần mềm Intel® Quartus® Prime Design Suite lên đến v19.1. Từ phần mềm Intel Quartus Prime Design Suite phiên bản 19.2 trở lên, lõi IP có sơ đồ phiên bản IP mới. Số sơ đồ phiên bản IP (XYZ) thay đổi từ phiên bản phần mềm này sang phiên bản phần mềm khác. Một sự thay đổi trong:
- X cho biết bản sửa đổi chính của IP. Nếu bạn cập nhật phần mềm Intel Quartus Prime, bạn phải tạo lại IP.
- Y cho biết IP bao gồm các tính năng mới. Tạo lại IP của bạn để bao gồm các tính năng mới này.
- Z cho biết IP bao gồm những thay đổi nhỏ. Tạo lại IP của bạn để bao gồm những thay đổi này.
Mục Sự miêu tả Phiên bản IP 2.4.2 Intel Quartus Thủ tướng 21.2 Ngày phát hành 2021.06.21
Thiết kế Example Hướng dẫn bắt đầu nhanh cho giao diện bộ nhớ ngoài Intel Agilex™ FPGA IP
Một thiết kế tự động cũample flow có sẵn cho giao diện bộ nhớ ngoài Intel Agilex™. Tạo Exampnút le Designs trên Examptab Thiết kế cho phép bạn chỉ định và tạo ra thiết kế tổng hợp và mô phỏng ví dụample file các bộ mà bạn có thể sử dụng để xác thực IP EMIF của mình. Bạn có thể tạo một thiết kế cũamptập tin phù hợp với bộ công cụ phát triển Intel FPGA hoặc cho bất kỳ IP EMIF nào mà bạn tạo. Bạn có thể sử dụng thiết kế cũamptập tin này để hỗ trợ việc đánh giá của bạn hoặc làm điểm khởi đầu cho hệ thống của riêng bạn.
Thiết kế chung Exampquy trình công việc
Tạo dự án EMIF
Đối với phần mềm Intel Quartus Prime phiên bản 17.1 trở lên, bạn phải tạo dự án Intel Quartus Prime trước khi tạo IP EMIF và thiết kế cũ.amplà.
- Khởi chạy phần mềm Intel Quartus Prime và chọn File ➤ Trình hướng dẫn dự án mới. Bấm tiếp. thiết kế cũample Hướng dẫn bắt đầu nhanh cho giao diện bộ nhớ ngoài Intel Agilex™ FPGA IP
- Chỉ định một thư mục ( ), tên của dự án Intel Quartus Prime ( ) và tên thực thể thiết kế cấp cao nhất ( ) mà bạn muốn tạo. Bấm tiếp.
- Xác minh rằng Dự án trống được chọn. Nhấp vào Tiếp theo hai lần.
- Trong Gia đình, chọn Intel Agilex.
- Trong Bộ lọc tên, hãy nhập số bộ phận của thiết bị.
- Trong Các thiết bị khả dụng, hãy chọn thiết bị thích hợp.
- Nhấp vào Kết thúc.
Tạo và định cấu hình EMIF IP
Các bước sau đây minh họa cách tạo và định cấu hình IP EMIF. Hướng dẫn này tạo giao diện DDR4 nhưng các bước tương tự đối với các giao thức khác. (Các bước này tuân theo quy trình Danh mục IP (độc lập); thay vào đó, nếu bạn chọn sử dụng quy trình Trình thiết kế nền tảng (hệ thống) thì các bước sẽ tương tự.)
- Trong cửa sổ Danh mục IP, chọn Giao diện bộ nhớ ngoài Intel Agilex FPGA IP. (Nếu cửa sổ Danh mục IP không hiển thị, hãy chọn View ➤ Danh mục IP.)
- Trong Trình chỉnh sửa tham số IP, hãy cung cấp tên thực thể cho IP EMIF (tên bạn cung cấp ở đây sẽ trở thành file tên cho IP) và chỉ định một thư mục. Nhấp vào Tạo.
- Trình chỉnh sửa tham số có nhiều tab trong đó bạn phải định cấu hình các tham số để phản ánh việc triển khai EMIF của mình.
Nguyên tắc biên tập tham số Intel Agilex EMIF
Chủ đề này cung cấp hướng dẫn cấp cao để tham số hóa các tab trong trình chỉnh sửa tham số IP Intel Agilex EMIF.
Bảng 1. Nguyên tắc chỉnh sửa thông số EMIF
| Tab Trình chỉnh sửa thông số | Hướng dẫn |
| Tổng quan | Đảm bảo rằng các tham số sau được nhập chính xác:
• Cấp tốc độ cho thiết bị. • Tần số xung bộ nhớ. • Tần số đồng hồ tham chiếu PLL. |
| Ký ức | • Tham khảo bảng dữ liệu cho thiết bị bộ nhớ của bạn để nhập các thông số trên Ký ức tab.
• Bạn cũng nên nhập vị trí cụ thể cho chân ALERT#. (Chỉ áp dụng cho giao thức bộ nhớ DDR4.) |
| Ghi nhớ I/O | • Đối với các cuộc điều tra dự án ban đầu, bạn có thể sử dụng cài đặt mặc định trên
Ghi nhớ I/O tab. • Để xác thực thiết kế nâng cao, bạn nên thực hiện mô phỏng bo mạch để rút ra các cài đặt đầu cuối tối ưu. |
| Đầu vào/ra FPGA | • Đối với các cuộc điều tra dự án ban đầu, bạn có thể sử dụng cài đặt mặc định trên
Đầu vào/ra FPGA tab. • Để xác thực thiết kế nâng cao, bạn nên thực hiện mô phỏng bo mạch với các mô hình IBIS liên quan để chọn các tiêu chuẩn I/O phù hợp. |
| Thời gian ghi nhớ | • Đối với các cuộc điều tra dự án ban đầu, bạn có thể sử dụng cài đặt mặc định trên
Thời gian ghi nhớ tab. • Để xác thực thiết kế nâng cao, bạn nên nhập các tham số theo bảng dữ liệu của thiết bị bộ nhớ. |
| Bộ điều khiển | Đặt tham số bộ điều khiển theo cấu hình và hành vi mong muốn cho bộ điều khiển bộ nhớ của bạn. |
| Chẩn đoán | Bạn có thể sử dụng các thông số trên Chẩn đoán để hỗ trợ kiểm tra và gỡ lỗi giao diện bộ nhớ của bạn. |
| Exampthiết kế le | Các Exampthiết kế le tab cho phép bạn tạo thiết kế cũamples để tổng hợp và mô phỏng. Thiết kế cũ được tạo raample là một hệ thống EMIF hoàn chỉnh bao gồm IP EMIF và trình điều khiển tạo lưu lượng truy cập ngẫu nhiên để xác thực giao diện bộ nhớ. |
Để biết thông tin chi tiết về các tham số riêng lẻ, hãy tham khảo chương thích hợp cho giao thức bộ nhớ của bạn trong Hướng dẫn sử dụng IP Giao diện bộ nhớ ngoài Intel Agilex FPGA.
Tạo thiết kế EMIF tổng hợp Example
Đối với bộ công cụ phát triển Intel Agilex, việc để hầu hết các cài đặt IP Intel Agilex EMIF ở giá trị mặc định là đủ. Để tạo ra thiết kế tổng hợp ví dụample, hãy làm theo các bước sau:
- Trên Example Designs, đảm bảo rằng hộp Synthesis được chọn.
- Nếu bạn đang triển khai một giao diện cũamptập tin thiết kế, định cấu hình IP EMIF và nhấp vào File➤ Save để lưu cài đặt hiện tại vào biến thể IP của người dùng file ( .ip).
- Nếu bạn đang triển khai một ứng dụng cũample thiết kế với nhiều giao diện, chỉ định Số lượng IP cho số lượng giao diện mong muốn. Bạn có thể xem tổng số ID EMIF giống với Số IP đã chọn. Thực hiện theo các bước sau để định cấu hình từng giao diện:
- Chọn Cal-IP để chỉ định kết nối của giao diện với IP Hiệu chỉnh.
- Định cấu hình IP EMIF phù hợp trong tất cả Tab Trình chỉnh sửa tham số.
- Quay lại Example Thiết kế và nhấp vào Chụp trên EMIF ID mong muốn.
- Lặp lại bước a đến c cho tất cả ID EMIF.
- Bạn có thể nhấp vào nút Xóa để xóa các tham số đã chụp và lặp lại bước từ a đến c để thực hiện thay đổi đối với IP EMIF.
- Nhấp chuột File➤ Save để lưu cài đặt hiện tại vào biến thể IP của người dùng file ( .ip).
- Nếu bạn đang triển khai một giao diện cũamptập tin thiết kế, định cấu hình IP EMIF và nhấp vào File➤ Save để lưu cài đặt hiện tại vào biến thể IP của người dùng file ( .ip).
- Nhấp vào Tạo Example Thiết kế ở góc trên bên phải của cửa sổ.
- Chỉ định thư mục cho thiết kế EMIF cũampvà nhấp vào OK. Tạo thành công thiết kế EMIF cũample tạo ra như sau fileđặt dưới một thư mục qii.
- Nhấp chuột File ➤ Thoát để thoát khỏi cửa sổ IP Parameter Editor Pro. Hệ thống nhắc nhở, Những thay đổi gần đây chưa được tạo. Tạo ngay bây giờ? Bấm Không để tiếp tục với quy trình tiếp theo.
- Để mở người yêu cũample thiết kế, bấm vào File ➤ Mở Project và điều hướng đến /ample_name>/qii/ed_synth.qpf và nhấp vào Mở.
Ghi chú: Để biết thông tin về việc biên dịch và lập trình thiết kế cũampồ, tham khảo
Biên dịch và lập trình Intel Agilex EMIF Design Examplà.
Hình 4. Thiết kế tổng hợp được tạo raample File Kết cấu
Để biết thông tin về việc xây dựng một hệ thống có hai hoặc nhiều giao diện bộ nhớ ngoài, hãy tham khảo Tạo một thiết kế Ex.amptập tin có nhiều giao diện EMIF, trong Hướng dẫn sử dụng IP Giao diện bộ nhớ ngoài Intel Agilex FPGA. Để biết thông tin về cách gỡ lỗi nhiều giao diện, hãy tham khảo Kích hoạt Bộ công cụ EMIF trong Thiết kế hiện có, trong Hướng dẫn sử dụng IP Intel Agilex FPGA của Giao diện bộ nhớ ngoài.
Ghi chú: Nếu bạn không chọn hộp kiểm Mô phỏng hoặc Tổng hợp, thư mục đích chỉ chứa thiết kế Trình thiết kế nền tảng files, không thể biên dịch trực tiếp bằng phần mềm Intel Quartus Prime nhưng bạn có thể view hoặc chỉnh sửa trong Trình thiết kế nền tảng. Trong tình huống này, bạn có thể chạy các lệnh sau để tạo tổng hợp và mô phỏng file bộ.
- Để tạo một dự án có thể biên dịch được, bạn phải chạy quartus_sh -t make_qii_design.tclscript trong thư mục đích.
- Để tạo một dự án mô phỏng, bạn phải chạy tập lệnh quartus_sh -t make_sim_design.tcl trong thư mục đích.
Ghi chú: Nếu bạn đã tạo một thiết kế cũamptập tin và sau đó thực hiện các thay đổi trong trình soạn thảo tham số, bạn phải tạo lại thiết kế cũample để xem những thay đổi của bạn được thực hiện. Thiết kế mới được tạo ra cũamptập tin không ghi đè lên thiết kế hiện cóample files.
Tạo EMIF Design Examptập tin Mô phỏng
Đối với bộ công cụ phát triển Intel Agilex, việc để hầu hết các cài đặt IP Intel Agilex EMIF ở giá trị mặc định là đủ. Để tạo ra thiết kế cũamptập tin mô phỏng, hãy làm theo các bước sau:
- Trên Example Designs, đảm bảo rằng hộp Simulation được chọn. Đồng thời chọn định dạng Mô phỏng HDL được yêu cầu, Verilog hoặc VHDL.
- Định cấu hình IP EMIF và nhấp vào File ➤ Save để lưu cài đặt hiện tại vào biến thể IP của người dùng file ( .ip).
- Nhấp vào Tạo Example Thiết kế ở góc trên bên phải của cửa sổ.
- Chỉ định thư mục cho thiết kế EMIF cũampvà nhấp vào OK. Tạo thành công thiết kế EMIF cũample tạo nhiều file set cho nhiều trình mô phỏng được hỗ trợ khác nhau, trong thư mục sim/ed_sim.
- Nhấp chuột File ➤ Thoát để thoát khỏi cửa sổ IP Parameter Editor Pro. Hệ thống nhắc nhở, Những thay đổi gần đây chưa được tạo. Tạo ngay bây giờ? Bấm Không để tiếp tục với quy trình tiếp theo.
Thiết kế mô phỏng được tạo ra Example File Kết cấu
Ghi chú: Giao diện bộ nhớ ngoài Intel Agilex FPGA IP hiện chỉ hỗ trợ các trình mô phỏng VCS, ModelSim/QuestaSim và Xcelium. Hỗ trợ mô phỏng bổ sung được lên kế hoạch trong các phiên bản tương lai.
Ghi chú: Nếu bạn không chọn hộp kiểm Mô phỏng hoặc Tổng hợp, thư mục đích chỉ chứa thiết kế Trình thiết kế nền tảng files, không thể biên dịch trực tiếp bằng phần mềm Intel Quartus Prime nhưng bạn có thể view hoặc chỉnh sửa trong Trình thiết kế nền tảng. Trong tình huống này, bạn có thể chạy các lệnh sau để tạo tổng hợp và mô phỏng file bộ.
- Để tạo một dự án có thể biên dịch được, bạn phải chạy tập lệnh quartus_sh -t make_qii_design.tcl trong thư mục đích.
- Để tạo một dự án mô phỏng, bạn phải chạy tập lệnh quartus_sh -t make_sim_design.tcl trong thư mục đích.
Ghi chú: Nếu bạn đã tạo một thiết kế cũamptập tin và sau đó thực hiện các thay đổi trong trình soạn thảo tham số, bạn phải tạo lại thiết kế cũample để xem những thay đổi của bạn được thực hiện. Thiết kế mới được tạo ra cũamptập tin không ghi đè lên thiết kế hiện cóample files.
Mô phỏng so với triển khai phần cứng
Đối với mô phỏng giao diện bộ nhớ ngoài, bạn có thể chọn bỏ qua hiệu chuẩn hoặc hiệu chuẩn đầy đủ trên tab Chẩn đoán trong quá trình tạo IP.
Mô hình mô phỏng EMIF
Bảng này so sánh các đặc điểm của mô hình hiệu chuẩn bỏ qua và hiệu chuẩn đầy đủ.
Bảng 2. Các mô hình mô phỏng EMIF: Bỏ qua Hiệu chuẩn so với Hiệu chuẩn đầy đủ
| Bỏ qua hiệu chuẩn | Hiệu chuẩn đầy đủ |
| Mô phỏng cấp hệ thống tập trung vào logic người dùng. | Mô phỏng giao diện bộ nhớ tập trung vào hiệu chuẩn. |
| Chi tiết hiệu chuẩn không được ghi lại. | Chụp tất cả stages của hiệu chuẩn. |
| Có khả năng lưu trữ và truy xuất dữ liệu. | Bao gồm san lấp mặt bằng, mỗi bit deskew, v.v. |
| Đại diện cho hiệu quả chính xác. | |
| Không xem xét độ lệch của bảng. | |
Mô phỏng RTL so với triển khai phần cứng
Bảng này nêu bật những khác biệt chính giữa mô phỏng EMIF và triển khai phần cứng.
Bảng 3. Mô phỏng EMIF RTL so với triển khai phần cứng
| Mô phỏng RTL | Triển khai phần cứng |
| Mã hiệu chuẩn và khởi tạo Nios® thực thi song song. | Mã khởi tạo và hiệu chỉnh Nios thực thi tuần tự. |
| Các giao diện xác nhận tín hiệu cal_done đồng thời trong mô phỏng. | Các hoạt động của bộ điều chỉnh xác định thứ tự hiệu chuẩn và các giao diện không xác nhận cal_done đồng thời. |
Bạn nên chạy mô phỏng RTL dựa trên các mẫu lưu lượng truy cập cho ứng dụng thiết kế của mình. Lưu ý rằng mô phỏng RTL không lập mô hình độ trễ theo dõi PCB, điều này có thể gây ra sự khác biệt về độ trễ giữa mô phỏng RTL và triển khai phần cứng.
Mô phỏng IP giao diện bộ nhớ ngoài với ModelSim
Quy trình này cho thấy cách mô phỏng thiết kế EMIF cũamplà.
- Khởi chạy phần mềm Mentor Graphics* ModelSim và chọn File ➤ Thay đổi danh bạ. Điều hướng đến thư mục sim/ed_sim/mentor trong thiết kế cũ đã tạoampthư mục tập tin.
- Xác minh rằng cửa sổ Bản ghi được hiển thị ở cuối màn hình. Nếu cửa sổ Transcript không hiển thị, hiển thị nó bằng cách nhấp vào View ➤ Bảng điểm.
- Trong cửa sổ Transcript, chạy source msim_setup.tcl.
- Sau khi source msim_setup.tcl chạy xong, chạy ld_debug trong cửa sổ Transcript.
- Sau khi ld_debug chạy xong, hãy xác minh rằng cửa sổ Đối tượng được hiển thị. Nếu cửa sổ Đối tượng không hiển thị, hãy hiển thị nó bằng cách nhấp vào View ➤ Đối tượng.
- Trong cửa sổ Đối tượng, chọn tín hiệu bạn muốn mô phỏng bằng cách nhấp chuột phải và chọn Thêm sóng.
- Sau khi bạn chọn xong các tín hiệu để mô phỏng, hãy thực hiện run -all trong cửa sổ Transcript. Quá trình mô phỏng diễn ra cho đến khi hoàn thành.
- Nếu mô phỏng không hiển thị, hãy nhấp vào View ➤ Sóng.
Vị trí ghim cho Intel Agilex EMIF IP
Chủ đề này cung cấp hướng dẫn về vị trí ghim.
Quaview
Intel Agilex FPGA có cấu trúc sau:
- Mỗi thiết bị chứa tối đa 8 ngân hàng I/O.
- Mỗi ngân hàng I/O chứa 2 ngân hàng I/O phụ.
- Mỗi dãy I/O phụ có 4 làn.
- Mỗi làn chứa 12 chân I/O (GPIO) đa dụng.
Nguyên tắc ghim chung
Sau đây là những hướng dẫn chung về pin.
Ghi chú: Để biết thông tin chi tiết hơn về mã pin, hãy tham khảo phần Lập kế hoạch tài nguyên và mã pin Intel Agilex FPGA EMIF trong chương dành riêng cho giao thức dành cho giao thức bộ nhớ ngoài của bạn, trong Hướng dẫn sử dụng IP Giao diện bộ nhớ ngoài Intel Agilex FPGA.
- Đảm bảo rằng các chân của giao diện bộ nhớ ngoài nhất định nằm trong cùng một hàng I/O.
- Các giao diện mở rộng trên nhiều ngân hàng phải đáp ứng các yêu cầu sau:
- Các ngân hàng phải liền kề nhau. Để biết thông tin về các ngân hàng lân cận, hãy tham khảo chủ đề Kiến trúc EMIF: Ngân hàng I/O trong Hướng dẫn sử dụng IP Intel Agilex FPGA Giao diện bộ nhớ ngoài.
- Tất cả địa chỉ, lệnh và các chân liên quan phải nằm trong một ngân hàng con duy nhất.
- Các chân địa chỉ, lệnh và dữ liệu có thể chia sẻ một ngân hàng con trong các điều kiện sau:
- Các chân địa chỉ, lệnh và dữ liệu không thể chia sẻ một làn I/O.
- Chỉ một làn I/O chưa được sử dụng trong ngân hàng địa chỉ và lệnh mới có thể chứa các chân dữ liệu.
Bảng 4. Các ràng buộc chung về chốt
| Loại tín hiệu | Hạn chế |
| dữ liệu nhấp nháy | Tất cả các tín hiệu thuộc nhóm DQ phải nằm trong cùng một làn I/O. |
| Dữ liệu | Các chân DQ liên quan phải nằm trong cùng một làn I/O. Đối với các giao thức không hỗ trợ dòng dữ liệu hai chiều, tín hiệu đọc nên được nhóm riêng biệt với tín hiệu ghi. |
| Địa chỉ và lệnh | Các chân địa chỉ và lệnh phải nằm ở các vị trí được xác định trước trong ngân hàng con I/O. |
Ghi chú: Để biết thông tin chi tiết hơn về mã pin, hãy tham khảo phần Lập kế hoạch tài nguyên và mã pin Intel Agilex FPGA EMIF trong chương dành riêng cho giao thức dành cho giao thức bộ nhớ ngoài của bạn, trong Hướng dẫn sử dụng IP Giao diện bộ nhớ ngoài Intel Agilex FPGA.
- Đảm bảo rằng các chân của giao diện bộ nhớ ngoài nhất định nằm trong cùng một hàng I/O.
- Các giao diện mở rộng trên nhiều ngân hàng phải đáp ứng các yêu cầu sau:
- Các ngân hàng phải liền kề nhau. Để biết thông tin về các ngân hàng lân cận, hãy tham khảo chủ đề Kiến trúc EMIF: Ngân hàng I/O trong Hướng dẫn sử dụng IP Intel Agilex FPGA Giao diện bộ nhớ ngoài.
- Tất cả địa chỉ, lệnh và các chân liên quan phải nằm trong một ngân hàng con duy nhất.
- Các chân địa chỉ, lệnh và dữ liệu có thể chia sẻ một ngân hàng con trong các điều kiện sau:
- Các chân địa chỉ, lệnh và dữ liệu không thể chia sẻ một làn I/O.
- Chỉ một làn I/O chưa được sử dụng trong ngân hàng địa chỉ và lệnh mới có thể chứa các chân dữ liệu.
Tạo một thiết kế Examptập tin với Tùy chọn cấu hình TG
Thiết kế EMIF được tạo ra cũamptập tin bao gồm khối tạo lưu lượng (TG). Theo mặc định, thiết kế cũample sử dụng một khối TG đơn giản (altera_tg_avl) chỉ có thể được đặt lại để khởi chạy lại mẫu lưu lượng được mã hóa cứng. Thay vào đó, nếu cần, bạn có thể chọn bật trình tạo lưu lượng truy cập có thể định cấu hình (TG2). Trong trình tạo lưu lượng truy cập có thể định cấu hình (TG2) (altera_tg_avl_2), bạn có thể định cấu hình mẫu lưu lượng trong thời gian thực thông qua các thanh ghi điều khiển—nghĩa là bạn không phải biên dịch lại thiết kế để thay đổi hoặc khởi chạy lại mẫu lưu lượng. Trình tạo lưu lượng này cung cấp khả năng kiểm soát tốt đối với loại lưu lượng mà nó gửi trên giao diện điều khiển EMIF. Ngoài ra, nó còn cung cấp các thanh ghi trạng thái chứa thông tin chi tiết về lỗi.
Kích hoạt Trình tạo lưu lượng truy cập trong Design Example
Bạn có thể bật trình tạo lưu lượng truy cập có thể định cấu hình từ tab Chẩn đoán trong trình chỉnh sửa tham số EMIF. Để bật trình tạo lưu lượng truy cập có thể định cấu hình, hãy bật Sử dụng trình tạo lưu lượng truy cập Avalon 2.0 có thể định cấu hình trên tab Chẩn đoán.
Hình 6.
- Bạn có thể chọn tắt mẫu lưu lượng truy cập mặc địnhtage hoặc lưu lượng truy cập được người dùng định cấu hình stage, nhưng bạn phải có ít nhất một stage đã kích hoạt. Để biết thông tin về những stages, hãy tham khảo Mẫu lưu lượng truy cập mặc định và Mẫu lưu lượng truy cập do người dùng định cấu hình trong Giao diện bộ nhớ ngoài Hướng dẫn sử dụng IP Intel Agilex FPGA.
- Tham số thời lượng thử nghiệm TG2 chỉ áp dụng cho kiểu lưu lượng mặc định. Bạn có thể chọn thời lượng thử nghiệm ngắn, trung bình hoặc vô hạn.
- Bạn có thể chọn một trong hai giá trị cho tham số Chế độ giao diện cấu hình TG2:
- JTAG: Cho phép sử dụng GUI trong bảng điều khiển hệ thống. Để biết thêm thông tin, hãy tham khảo Giao diện cấu hình bộ tạo lưu lượng trong Hướng dẫn sử dụng IP Intel Agilex FPGA của Giao diện bộ nhớ ngoài.
- Xuất khẩu: Cho phép sử dụng logic RTL tùy chỉnh để kiểm soát mẫu lưu lượng truy cập.
Sử dụng thiết kế Examptập tin với Bộ công cụ gỡ lỗi EMIF
Trước khi khởi chạy Bộ công cụ gỡ lỗi EMIF, hãy đảm bảo rằng bạn đã định cấu hình thiết bị của mình bằng chương trình file đã bật Bộ công cụ gỡ lỗi EMIF. Để khởi chạy Bộ công cụ gỡ lỗi EMIF, hãy làm theo các bước sau:
- Trong phần mềm Intel Quartus Prime, hãy mở Bảng điều khiển hệ thống bằng cách chọn Công cụ ➤ Công cụ gỡ lỗi hệ thống ➤ Bảng điều khiển hệ thống.
- [Bỏ qua bước này nếu dự án của bạn đã mở trong phần mềm Intel Quartus Prime.] Trong Bảng điều khiển Hệ thống, tải đối tượng SRAM file (.sof) mà bạn đã lập trình cho bo mạch (như được mô tả trong Điều kiện tiên quyết để sử dụng Bộ công cụ gỡ lỗi EMIF, trong Hướng dẫn sử dụng IP Giao diện bộ nhớ ngoài Intel Agilex FPGA).
- Chọn phiên bản để gỡ lỗi.
- Chọn Bộ công cụ gỡ lỗi hiệu chỉnh EMIF để gỡ lỗi hiệu chuẩn EMIF, như được mô tả trong Tạo mẫu thiết kếamptập tin bằng Tùy chọn Gỡ lỗi Hiệu chuẩn. Ngoài ra, hãy chọn Bộ công cụ cấu hình EMIF TG để gỡ lỗi trình tạo lưu lượng truy cập, như được mô tả trong Tạo mẫu thiết kếamptập tin bằng Tùy chọn Cấu hình TG.
- Nhấn Open Toolkit để mở phần chính view của Bộ công cụ gỡ lỗi EMIF.
- Nếu có nhiều trường hợp EMIF trong thiết kế được lập trình, hãy chọn cột (đường dẫn đến JTAG master) và ID giao diện bộ nhớ của phiên bản EMIF để kích hoạt bộ công cụ.
- Nhấp vào Kích hoạt giao diện để cho phép bộ công cụ đọc các thông số giao diện và trạng thái hiệu chuẩn.
- Bạn phải gỡ lỗi từng giao diện một; do đó, để kết nối với giao diện khác trong thiết kế, trước tiên bạn phải tắt giao diện hiện tại.
Sau đây là những ví dụampcác tập tin báo cáo lần lượt từ Bộ công cụ gỡ lỗi hiệu chuẩn EMIF và Bộ công cụ cấu hình EMIF TG:.
Ghi chú: Để biết chi tiết về cách gỡ lỗi hiệu chỉnh, hãy tham khảo Gỡ lỗi bằng Bộ công cụ gỡ lỗi giao diện bộ nhớ ngoài, trong Hướng dẫn sử dụng IP Intel Agilex FPGA của Giao diện bộ nhớ ngoài.
Ghi chú: Để biết chi tiết về cách gỡ lỗi trình tạo lưu lượng, hãy tham khảo Giao diện người dùng cấu hình trình tạo lưu lượng, trong Hướng dẫn sử dụng IP Intel Agilex FPGA của Giao diện bộ nhớ ngoài.
Thiết kế Example Mô tả giao diện bộ nhớ ngoài Intel Agilex FPGA IP
Khi bạn tham số hóa và tạo IP EMIF của mình, bạn có thể chỉ định rằng hệ thống sẽ tạo các thư mục để mô phỏng và tổng hợp file thiết lập, và tạo ra các file đặt tự động. Nếu bạn chọn Mô phỏng hoặc Tổng hợp trong Example thiết kế Files trên Example Designs, hệ thống tạo ra một mô phỏng hoàn chỉnh file bộ hoặc tổng hợp hoàn chỉnh file thiết lập, phù hợp với lựa chọn của bạn.
Thiết kế tổng hợp Example
Thiết kế tổng hợp cũamptập tin chứa các khối chính được hiển thị trong hình bên dưới.
- Trình tạo lưu lượng truy cập, là Avalon®-MM cũ có thể tổng hợpamptrình điều khiển le thực hiện mô hình đọc và ghi giả ngẫu nhiên vào một số lượng địa chỉ được tham số hóa. Bộ tạo lưu lượng cũng theo dõi dữ liệu được đọc từ bộ nhớ để đảm bảo nó khớp với dữ liệu đã ghi và xác nhận lỗi nếu không.
- Một thể hiện của giao diện bộ nhớ, bao gồm:
- Bộ điều khiển bộ nhớ kiểm duyệt giữa giao diện Avalon-MM và giao diện AFI.
- PHY, phục vụ như một giao diện giữa bộ điều khiển bộ nhớ và các thiết bị bộ nhớ bên ngoài để thực hiện các thao tác đọc và ghi.
Hình 7. Thiết kế tổng hợp Example
Ghi chú: Nếu một hoặc nhiều tham số Chế độ chia sẻ PLL, Chế độ chia sẻ DLL hoặc Chế độ chia sẻ OCT được đặt thành bất kỳ giá trị nào khác ngoài Không chia sẻ, thì thiết kế tổng hợp ví dụ:amptập tin sẽ chứa hai phiên bản giao diện bộ nhớ/bộ tạo lưu lượng. Hai phiên bản giao diện bộ nhớ/bộ tạo lưu lượng chỉ liên quan đến nhau bằng các kết nối PLL/DLL/OCT được chia sẻ như được xác định bởi cài đặt tham số. Các phiên bản giao diện bộ nhớ/bộ tạo lưu lượng thể hiện cách bạn có thể tạo các kết nối như vậy trong thiết kế của riêng mình.
Thiết kế mô phỏng Example
Thiết kế mô phỏng cũamptập tin chứa các khối chính được hiển thị trong hình dưới đây.
- Một ví dụ của thiết kế tổng hợp cũample. Như đã mô tả ở phần trước, thiết kế tổng hợp cũamptập tin chứa bộ tạo lưu lượng, thành phần hiệu chỉnh và một phiên bản của giao diện bộ nhớ. Các khối này mặc định là các mô hình mô phỏng trừu tượng khi thích hợp để mô phỏng nhanh.
- Một mô hình bộ nhớ, hoạt động như một mô hình chung tuân thủ các thông số kỹ thuật của giao thức bộ nhớ. Thông thường, các nhà cung cấp bộ nhớ cung cấp các mô hình mô phỏng cho các thành phần bộ nhớ cụ thể của họ mà bạn có thể tải xuống từ trang web của họ. webcác trang web.
- Trình kiểm tra trạng thái, giám sát các tín hiệu trạng thái từ IP giao diện bộ nhớ ngoài và bộ tạo lưu lượng, để báo hiệu tình trạng đạt hoặc không đạt tổng thể.
Hình 10. Thiết kế mô phỏng Example
Examptab Giao diện thiết kế le
Trình chỉnh sửa tham số bao gồm một Examptab Thiết kế cho phép bạn tham số hóa và tạo mẫu thiết kế của mìnhampđồng nghiệp.
Giao diện bộ nhớ ngoài Intel Agilex FPGA IP Design Example Hướng dẫn sử dụng Lưu trữ
Các phiên bản IP giống như các phiên bản phần mềm Intel Quartus Prime Design Suite lên tới v19.1. Từ phần mềm Intel Quartus Prime Design Suite phiên bản 19.2 trở lên, các IP có sơ đồ phiên bản IP mới. Nếu phiên bản lõi IP không được liệt kê thì hướng dẫn sử dụng cho phiên bản lõi IP trước đó sẽ được áp dụng.
Lịch sử sửa đổi tài liệu cho giao diện bộ nhớ ngoài Intel Agilex FPGA IP Design Example Hướng dẫn sử dụng
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
| 2021.06.21 | 21.2 | 2.4.2 | Trong Thiết kế Example Bắt đầu nhanh chương:
• Đã thêm ghi chú vào Biên dịch và lập trình Intel Agilex EMIF Design Example đề tài. • Đã sửa đổi tiêu đề của Tạo một thiết kế Examptập tin với Tùy chọn gỡ lỗi hiệu chỉnh đề tài. • Đã thêm Tạo một thiết kế Examptập tin với Tùy chọn cấu hình TG Và Kích hoạt Trình tạo lưu lượng truy cập trong Design Example chủ đề. • Sửa đổi các bước 2, 3 và 4, cập nhật một số số liệu và thêm ghi chú trong Sử dụng thiết kế Examptập tin với Bộ công cụ gỡ lỗi EMIF đề tài. |
| 2021.03.29 | 21.1 | 2.4.0 | Trong Thiết kế Example Bắt đầu nhanh chương:
• Đã thêm ghi chú vào Tạo thiết kế EMIF tổng hợp Example Và Tạo EMIF Design Examptập tin Mô phỏng chủ đề. • Cập nhật các File Sơ đồ cấu trúc trong Tạo EMIF Design Examptập tin Mô phỏng đề tài. |
| 2020.12.14 | 20.4 | 2.3.0 | Trong Thiết kế Example Bắt đầu nhanh chương, đã thực hiện những thay đổi sau:
• Cập nhật các Tạo thiết kế EMIF tổng hợp Example chủ đề để bao gồm các thiết kế đa EMIF. • Đã cập nhật hình cho bước 3, trong phần Tạo EMIF Design Examptập tin Mô phỏng đề tài. |
| 2020.10.05 | 20.3 | 2.3.0 | Trong Thiết kế Example Hướng dẫn bắt đầu nhanh chương, đã thực hiện những thay đổi sau:
• TRONG Tạo dự án EMIF, đã cập nhật hình ảnh ở bước 6. • TRONG Tạo thiết kế EMIF tổng hợp Example, đã cập nhật hình ở bước 3. • TRONG Tạo EMIF Design Examptập tin Mô phỏng, đã cập nhật hình ở bước 3. • TRONG Mô phỏng so với triển khai phần cứng, đã sửa một lỗi đánh máy nhỏ trong bảng thứ hai. • TRONG Sử dụng thiết kế Examptập tin với Bộ công cụ gỡ lỗi EMIF, sửa đổi bước 6, thêm bước 7 và 8. |
| tiếp tục… | |||
| Phiên bản tài liệu | Phiên bản Intel Quartus Prime | Phiên bản IP | Thay đổi |
| 2020.04.13 | 20.1 | 2.1.0 | • Bên trong Về chương, sửa đổi bảng trong
Thông tin phát hành đề tài. • Bên trong Thiết kế Example Hướng dẫn bắt đầu nhanh chương: — Đã sửa đổi bước 7 và hình ảnh liên quan, trong Tạo thiết kế EMIF tổng hợp Example đề tài. - Đã sửa đổi Tạo thiết kế Examptập tin với tùy chọn gỡ lỗi đề tài. - Đã sửa đổi Sử dụng thiết kế Examptập tin với Bộ công cụ gỡ lỗi EMIF đề tài. |
| 2019.12.16 | 19.4 | 2.0.0 | • Bên trong Thiết kế Example Bắt đầu nhanh chương:
— Cập nhật hình minh họa ở bước 6 của Tạo dự án EMIF đề tài. — Cập nhật hình minh họa ở bước 4 của Tạo thiết kế EMIF tổng hợp Example đề tài. — Cập nhật hình minh họa ở bước 4 của Tạo EMIF Design Examptập tin Mô phỏng đề tài. - Đã sửa đổi bước 5 trong Tạo EMIF Design Examptập tin Mô phỏng đề tài. - Đã sửa đổi Nguyên tắc ghim chung Và Ngân hàng liền kề các phần của Vị trí ghim cho Intel Agilex EMIF IP đề tài. |
| 2019.10.18 | 19.3 | • Bên trong Tạo dự án EMIF chủ đề, cập nhật hình ảnh với điểm 6.
• Bên trong Tạo và định cấu hình EMIF IP topic, cập nhật hình ở bước 1. • Trong bảng ở Nguyên tắc biên tập tham số Intel Agilex EMIF chủ đề, đã thay đổi mô tả cho Bảng tab. • Bên trong Tạo thiết kế EMIF tổng hợp Example Và Tạo EMIF Design Examptập tin Mô phỏng chủ đề, cập nhật hình ảnh ở bước 3 của từng chủ đề. • Bên trong Tạo EMIF Design Examptập tin Mô phỏng chủ đề, cập nhật Thiết kế mô phỏng được tạo ra Example File Kết cấu hình và sửa đổi ghi chú theo hình. • Bên trong Tạo thiết kế EMIF tổng hợp Example chủ đề, thêm một bước và một hình cho nhiều giao diện. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Thêm Giới thiệu về giao diện bộ nhớ ngoài Intel Agilex FPGA IP chương và Thông tin phát hành.
• Cập nhật ngày và số phiên bản. • Cải tiến nhỏ cho Thiết kế tổng hợp Example hình trong Thiết kế tổng hợp Example đề tài. |
| 2019.04.02 | 19.1 | • Phát hành lần đầu. |
Lịch sử sửa đổi tài liệu cho giao diện bộ nhớ ngoài Intel Agilex FPGA IP Design Example Hướng dẫn sử dụng
Tài liệu / Tài nguyên
 |
Giao diện bộ nhớ ngoài intel UG-20219 Intel Agilex FPGA IP Design Example [tập tin pdf] Hướng dẫn sử dụng UG-20219 Giao diện bộ nhớ ngoài Intel Agilex FPGA IP Design Examptập tin, UG-20219, Giao diện bộ nhớ ngoài Intel Agilex FPGA IP Design Examptập tin, Giao diện Intel Agilex FPGA IP Design Examptập tin Thiết kế IP Agilex FPGA Example |
