सामग्री लपवा
1 UG-20219 बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP डिझाइन एक्सample
2 डिझाईन माजीampबाह्य मेमरी इंटरफेससाठी क्विक स्टार्ट मार्गदर्शक Intel Agilex™ FPGA IP
3 सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample
4 डिझाईन माजीampबाह्य मेमरी इंटरफेसचे वर्णन इंटेल एजिलेक्स एफपीजीए आयपी
5 बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण
6 बाह्य मेमरी इंटरफेससाठी दस्तऐवज पुनरावृत्ती इतिहास Intel Agilex FPGA IP डिझाइन उदाampवापरकर्ता मार्गदर्शक
7 कागदपत्रे / संसाधने
7.1 संदर्भ
8 संबंधित पोस्ट

इंटेल-लोगो

UG-20219 बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP डिझाइन एक्सample

UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-उत्पादन बाह्य मेमरी इंटरफेस बद्दल इंटेल® Agilexâ„¢ FPGA IP

माहिती प्रकाशन

IP आवृत्त्या v19.1 पर्यंत Intel® Quartus® Prime Design Suite सॉफ्टवेअर आवृत्त्यांसारख्याच आहेत. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 किंवा नंतरच्या आवृत्तीवरून, आयपी कोरमध्ये नवीन आयपी आवृत्ती योजना आहे. आयपी व्हर्जनिंग स्कीम (XYZ) नंबर एका सॉफ्टवेअर व्हर्जनमधून दुसऱ्यामध्ये बदलतो. यामध्ये बदल:

  • X हे IP चे मोठे पुनरावृत्ती सूचित करते. तुम्ही तुमचे इंटेल क्वार्टस प्राइम सॉफ्टवेअर अपडेट केल्यास, तुम्ही आयपी पुन्हा निर्माण करणे आवश्यक आहे.
  • Y सूचित करते की IP मध्ये नवीन वैशिष्ट्ये समाविष्ट आहेत. या नवीन वैशिष्ट्यांचा समावेश करण्यासाठी तुमचा आयपी पुन्हा निर्माण करा.
  • Z सूचित करते की IP मध्ये किरकोळ बदल समाविष्ट आहेत. हे बदल समाविष्ट करण्यासाठी तुमचा आयपी पुन्हा निर्माण करा.
    आयटम वर्णन
    आयपी आवृत्ती 2.4.2
    इंटेल क्वार्टस प्राइम 21.2
    प्रकाशन तारीख 2021.06.21

डिझाईन माजीampबाह्य मेमरी इंटरफेससाठी क्विक स्टार्ट मार्गदर्शक Intel Agilex™ FPGA IP

एक स्वयंचलित डिझाइन माजीample प्रवाह Intel Agilex™ बाह्य मेमरी इंटरफेससाठी उपलब्ध आहे. जनरेट माजीampमाजी वर le डिझाइन बटणample Designs टॅब तुम्हाला संश्लेषण आणि सिम्युलेशन डिझाइन एक्स निर्दिष्ट आणि व्युत्पन्न करण्याची परवानगी देतोample file सेट करते जे तुम्ही तुमचा EMIF IP प्रमाणित करण्यासाठी वापरू शकता. तुम्ही डिझाईन एक्स व्युत्पन्न करू शकताampइंटेल एफपीजीए डेव्हलपमेंट किटशी किंवा तुम्ही व्युत्पन्न केलेल्या कोणत्याही EMIF आयपीशी जुळणारे le. आपण डिझाइन माजी वापरू शकताampआपल्या मूल्यमापनास मदत करण्यासाठी किंवा आपल्या स्वतःच्या प्रणालीसाठी प्रारंभ बिंदू म्हणून.

सामान्य डिझाइन उदाampले वर्कफ्लोUG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-1

EMIF प्रकल्प तयार करणे

इंटेल क्वार्टस प्राइम सॉफ्टवेअर आवृत्ती 17.1 आणि नंतरच्या आवृत्तीसाठी, तुम्ही ईएमआयएफ आयपी आणि डिझाइन एक्स व्युत्पन्न करण्यापूर्वी इंटेल क्वार्टस प्राइम प्रोजेक्ट तयार करणे आवश्यक आहे.ampले

  1. इंटेल क्वार्टस प्राइम सॉफ्टवेअर लाँच करा आणि निवडा File ➤ नवीन प्रोजेक्ट विझार्ड. पुढील क्लिक करा. डिझाईन माजीampबाह्य मेमरी इंटरफेससाठी क्विक स्टार्ट मार्गदर्शक Intel Agilex™ FPGA IP
  2. निर्देशिका निर्दिष्ट करा ( ), इंटेल क्वार्टस प्राइम प्रकल्पाचे नाव ( ), आणि उच्च-स्तरीय डिझाइन घटकाचे नाव ( ) जे तुम्हाला तयार करायचे आहे. पुढील क्लिक करा.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-3
  3. रिक्त प्रकल्प निवडला असल्याचे सत्यापित करा. पुढील दोन वेळा क्लिक करा.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-4
  4. कुटुंब अंतर्गत, Intel Agilex निवडा.
  5. नाव फिल्टर अंतर्गत, डिव्हाइस भाग क्रमांक टाइप करा.
  6. उपलब्ध डिव्हाइसेस अंतर्गत, योग्य डिव्हाइस निवडा.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-5
  7. समाप्त क्लिक करा.

EMIF IP तयार करणे आणि कॉन्फिगर करणे

EMIF IP कसे व्युत्पन्न आणि कॉन्फिगर करायचे ते खालील चरण स्पष्ट करतात. हे वॉकथ्रू DDR4 इंटरफेस तयार करते, परंतु पायऱ्या इतर प्रोटोकॉलसाठी समान आहेत. (या पायऱ्या आयपी कॅटलॉग (स्टँडअलोन) प्रवाहाचे अनुसरण करतात; त्याऐवजी तुम्ही प्लॅटफॉर्म डिझायनर (सिस्टम) प्रवाह वापरणे निवडल्यास, पायऱ्या समान आहेत.)

  1. आयपी कॅटलॉग विंडोमध्ये, एक्सटर्नल मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी निवडा. (आयपी कॅटलॉग विंडो दिसत नसल्यास, निवडा View ➤ IP कॅटलॉग.)UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-6
  2. आयपी पॅरामीटर एडिटरमध्ये, ईएमआयएफ आयपीसाठी अस्तित्वाचे नाव द्या (तुम्ही येथे दिलेले नाव file IP साठी नाव) आणि निर्देशिका निर्दिष्ट करा. तयार करा वर क्लिक करा.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-7
  3. पॅरामीटर एडिटरमध्ये अनेक टॅब असतात जिथे तुम्ही तुमची EMIF अंमलबजावणी प्रतिबिंबित करण्यासाठी पॅरामीटर्स कॉन्फिगर करणे आवश्यक आहे.

Intel Agilex EMIF पॅरामीटर एडिटर मार्गदर्शक तत्त्वे
हा विषय Intel Agilex EMIF IP पॅरामीटर एडिटरमधील टॅबच्या पॅरामीटराइझिंगसाठी उच्च-स्तरीय मार्गदर्शन प्रदान करतो.

तक्ता 1. EMIF पॅरामीटर एडिटर मार्गदर्शक तत्त्वे

पॅरामीटर एडिटर टॅब मार्गदर्शक तत्त्वे
सामान्य खालील पॅरामीटर्स योग्यरित्या प्रविष्ट केल्याची खात्री करा:

• डिव्हाइससाठी गती श्रेणी.

• मेमरी घड्याळ वारंवारता.

• PLL संदर्भ घड्याळ वारंवारता.
स्मृती • वरील पॅरामीटर्स प्रविष्ट करण्यासाठी तुमच्या मेमरी डिव्हाइससाठी डेटा शीटचा संदर्भ घ्या स्मृती टॅब

• तुम्ही ALERT# पिनसाठी विशिष्ट स्थान देखील प्रविष्ट केले पाहिजे. (केवळ DDR4 मेमरी प्रोटोकॉलवर लागू होते.)
मेम I/O • प्रारंभिक प्रकल्प तपासणीसाठी, तुम्ही वर डीफॉल्ट सेटिंग्ज वापरू शकता

मेम I/O टॅब

• प्रगत डिझाइन प्रमाणीकरणासाठी, इष्टतम टर्मिनेशन सेटिंग्ज मिळविण्यासाठी तुम्ही बोर्ड सिम्युलेशन केले पाहिजे.
FPGA I/O • प्रारंभिक प्रकल्प तपासणीसाठी, तुम्ही वर डीफॉल्ट सेटिंग्ज वापरू शकता

FPGA I/O टॅब

• प्रगत डिझाइन प्रमाणीकरणासाठी, योग्य I/O मानके निवडण्यासाठी तुम्ही संबंधित IBIS मॉडेल्ससह बोर्ड सिम्युलेशन केले पाहिजे.
मेम टायमिंग • प्रारंभिक प्रकल्प तपासणीसाठी, तुम्ही वर डीफॉल्ट सेटिंग्ज वापरू शकता

मेम टायमिंग टॅब

• प्रगत डिझाइन प्रमाणीकरणासाठी, तुम्ही तुमच्या मेमरी डिव्हाइसच्या डेटा शीटनुसार पॅरामीटर्स प्रविष्ट केले पाहिजेत.
नियंत्रक तुमच्या मेमरी कंट्रोलरसाठी इच्छित कॉन्फिगरेशन आणि वर्तनानुसार कंट्रोलर पॅरामीटर्स सेट करा.
निदान आपण वरील पॅरामीटर्स वापरू शकता निदान तुमच्या मेमरी इंटरफेसची चाचणी आणि डीबग करण्यात मदत करण्यासाठी टॅब.
Exampले डिझाईन्स द Exampले डिझाईन्स टॅब तुम्हाला डिझाइन एक्स व्युत्पन्न करू देतेampसंश्लेषण आणि सिम्युलेशनसाठी. व्युत्पन्न डिझाइन उदाample ही संपूर्ण EMIF प्रणाली आहे ज्यामध्ये EMIF IP आणि ड्रायव्हर आहे जो मेमरी इंटरफेस प्रमाणित करण्यासाठी यादृच्छिक रहदारी निर्माण करतो.

वैयक्तिक पॅरामीटर्सवरील तपशीलवार माहितीसाठी, बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP वापरकर्ता मार्गदर्शक मधील तुमच्या मेमरी प्रोटोकॉलसाठी योग्य धडा पहा.

सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample

Intel Agilex डेव्हलपमेंट किटसाठी, बहुतेक Intel Agilex EMIF IP सेटिंग्ज त्यांच्या डीफॉल्ट मूल्यांवर सोडणे पुरेसे आहे. संश्लेषण करण्यायोग्य डिझाइन तयार करण्यासाठी उदाampनंतर, या चरणांचे अनुसरण करा:

  1. माजी वरample Designs टॅबवर, सिंथेसिस बॉक्स चेक केला आहे याची खात्री करा.
    • जर तुम्ही सिंगल इंटरफेस अंमलात आणत असाल तर माजीample design, EMIF IP कॉन्फिगर करा आणि क्लिक करा File➤ वापरकर्ता IP भिन्नता मध्ये वर्तमान सेटिंग जतन करण्यासाठी जतन करा file ( .ip).UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-13
      • आपण माजी अंमलबजावणी करत असल्यासampएकाधिक इंटरफेससह डिझाइन करा, इंटरफेसच्या इच्छित संख्येसाठी IP ची संख्या निर्दिष्ट करा. तुम्ही निवडलेल्या आयपीच्या संख्येएवढीच EMIF ID ची एकूण संख्या पाहू शकता. प्रत्येक इंटरफेस कॉन्फिगर करण्यासाठी या चरणांचे अनुसरण करा:
    •  कॅलिब्रेशन आयपीशी इंटरफेसचे कनेक्शन निर्दिष्ट करण्यासाठी Cal-IP निवडा.
    • सर्व पॅरामीटर एडिटर टॅबमध्ये त्यानुसार EMIF IP कॉन्फिगर करा.
    • माजी कडे परत जाample Design टॅबवर क्लिक करा आणि इच्छित EMIF ID वर कॅप्चर करा.
    • सर्व EMIF ID साठी चरण a ते c ची पुनरावृत्ती करा.
    • कॅप्चर केलेले पॅरामीटर्स काढून टाकण्यासाठी तुम्ही क्लिअर बटणावर क्लिक करू शकता आणि EMIF IP मध्ये बदल करण्यासाठी चरण a ते c पुन्हा करा.
    • क्लिक करा File➤ वापरकर्ता IP भिन्नता मध्ये वर्तमान सेटिंग जतन करण्यासाठी जतन करा file ( .ip).UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-9
  2. जनरेट एक्स वर क्लिक कराampखिडकीच्या वरच्या उजव्या कोपर्यात le डिझाइन.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-10
  3. EMIF डिझाईन ex साठी निर्देशिका निर्दिष्ट कराample आणि OK वर क्लिक करा. EMIF डिझाइनची यशस्वी पिढी माजीample खालील तयार करते fileqii निर्देशिका अंतर्गत सेट करा.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-11
  4. क्लिक करा File ➤ IP पॅरामीटर एडिटर प्रो विंडोमधून बाहेर पडण्यासाठी बाहेर पडा. प्रणाली सूचित करते, अलीकडील बदल व्युत्पन्न केले गेले नाहीत. आता निर्माण करायचे? पुढील प्रवाह सुरू ठेवण्यासाठी नाही वर क्लिक करा.
  5. माजी उघडण्यासाठीampले डिझाइन, क्लिक करा File ➤ प्रकल्प उघडा आणि वर नेव्हिगेट करा /ample_name>/qii/ed_synth.qpf आणि उघडा क्लिक करा.
    टीप: डिझाइन संकलित आणि प्रोग्रामिंगच्या माहितीसाठी उदाample, पहा
    इंटेल एजिलेक्स ईएमआयएफ डिझाइनचे संकलन आणि प्रोग्रामिंग उदाampले

आकृती 4. व्युत्पन्न सिंथेसाइझ करण्यायोग्य डिझाइन उदाample File रचना

UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-12

दोन किंवा अधिक बाह्य मेमरी इंटरफेससह सिस्टम तयार करण्याबद्दल माहितीसाठी, डिझाइन एक्स तयार करणे पहाampबाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी वापरकर्ता मार्गदर्शक मध्ये, एकाधिक EMIF इंटरफेससह. एकाधिक इंटरफेस डीबग करण्याबद्दल माहितीसाठी, बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स FPGA IP वापरकर्ता मार्गदर्शक मध्ये, विद्यमान डिझाइनमध्ये EMIF टूलकिट सक्षम करणे पहा.

टीप: तुम्ही सिम्युलेशन किंवा सिंथेसिस चेकबॉक्स न निवडल्यास, गंतव्य निर्देशिकेमध्ये फक्त प्लॅटफॉर्म डिझाइनर डिझाइन असते files, जे इंटेल क्वार्टस प्राइम सॉफ्टवेअरद्वारे थेट संकलित केले जात नाही, परंतु जे तुम्ही करू शकता view किंवा प्लॅटफॉर्म डिझाइनरमध्ये संपादित करा. या स्थितीत तुम्ही संश्लेषण आणि सिम्युलेशन व्युत्पन्न करण्यासाठी खालील आदेश चालवू शकता file सेट

  • संकलित करण्यायोग्य प्रकल्प तयार करण्यासाठी, तुम्ही गंतव्य निर्देशिकेमध्ये quartus_sh -t make_qii_design.tclscript चालवावे.
  • सिम्युलेशन प्रोजेक्ट तयार करण्यासाठी, तुम्हाला गंतव्य निर्देशिकेमध्ये quartus_sh -t make_sim_design.tcl स्क्रिप्ट चालवावी लागेल.

टीप: जर तुम्ही डिझाइन तयार केले असेल तर माजीample आणि नंतर पॅरामीटर एडिटरमध्ये त्यात बदल करा, तुम्ही डिझाईन एक्स रीजनरेट करणे आवश्यक आहेampतुमचे बदल अंमलात आलेले पाहण्यासाठी. नवीन व्युत्पन्न डिझाइन माजीample विद्यमान डिझाईन माजी अधिलिखित करत नाहीample files.

ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le

Intel Agilex डेव्हलपमेंट किटसाठी, बहुतेक Intel Agilex EMIF IP सेटिंग्ज त्यांच्या डीफॉल्ट मूल्यांवर सोडणे पुरेसे आहे. डिझाइन तयार करण्यासाठी उदाampअनुकरणासाठी, या चरणांचे अनुसरण करा:

  1. माजी वरample Designs टॅबवर, सिम्युलेशन बॉक्स चेक केला आहे याची खात्री करा. तसेच आवश्यक सिम्युलेशन HDL फॉरमॅट निवडा, एकतर Verilog किंवा VHDL.
  2. EMIF IP कॉन्फिगर करा आणि क्लिक करा File ➤ वापरकर्ता IP भिन्नता मध्ये वर्तमान सेटिंग जतन करण्यासाठी जतन करा file ( .ip).
  3. जनरेट एक्स वर क्लिक कराampखिडकीच्या वरच्या उजव्या कोपर्यात le डिझाइन.
  4. EMIF डिझाईन ex साठी निर्देशिका निर्दिष्ट कराample आणि OK वर क्लिक करा. EMIF डिझाइनची यशस्वी पिढी माजीample एकाधिक तयार करतो file sim/ed_sim डिरेक्ट्री अंतर्गत, विविध समर्थित सिम्युलेटरसाठी सेट करते.
  5. क्लिक करा File ➤ IP पॅरामीटर एडिटर प्रो विंडोमधून बाहेर पडण्यासाठी बाहेर पडा. प्रणाली सूचित करते, अलीकडील बदल व्युत्पन्न केले गेले नाहीत. आता निर्माण करायचे? पुढील प्रवाह सुरू ठेवण्यासाठी नाही वर क्लिक करा.

व्युत्पन्न सिम्युलेशन डिझाइन उदाample File रचनाUG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-15

टीप: बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP सध्या फक्त VCS, ModelSim/QuestaSim आणि Xcelium सिम्युलेटर्सना सपोर्ट करतो. भविष्यातील प्रकाशनांमध्ये अतिरिक्त सिम्युलेटर समर्थन नियोजित आहे.

टीप: तुम्ही सिम्युलेशन किंवा सिंथेसिस चेकबॉक्स न निवडल्यास, गंतव्य निर्देशिकेमध्ये फक्त प्लॅटफॉर्म डिझाइनर डिझाइन असते files, जे इंटेल क्वार्टस प्राइम सॉफ्टवेअरद्वारे थेट संकलित केले जात नाही, परंतु जे तुम्ही करू शकता view किंवा प्लॅटफॉर्म डिझाइनरमध्ये संपादित करा. या स्थितीत तुम्ही संश्लेषण आणि सिम्युलेशन व्युत्पन्न करण्यासाठी खालील आदेश चालवू शकता file सेट

  • संकलित करण्यायोग्य प्रकल्प तयार करण्यासाठी, तुम्ही गंतव्य निर्देशिकेमध्ये quartus_sh -t make_qii_design.tcl स्क्रिप्ट चालवावी.
  • सिम्युलेशन प्रोजेक्ट तयार करण्यासाठी, तुम्हाला गंतव्य निर्देशिकेमध्ये quartus_sh -t make_sim_design.tcl स्क्रिप्ट चालवावी लागेल.

टीप: जर तुम्ही डिझाइन तयार केले असेल तर माजीample आणि नंतर पॅरामीटर एडिटरमध्ये त्यात बदल करा, तुम्ही डिझाईन एक्स रीजनरेट करणे आवश्यक आहेampतुमचे बदल अंमलात आलेले पाहण्यासाठी. नवीन व्युत्पन्न डिझाइन माजीample विद्यमान डिझाईन माजी अधिलिखित करत नाहीample files.

सिम्युलेशन विरुद्ध हार्डवेअर अंमलबजावणी
बाह्य मेमरी इंटरफेस सिम्युलेशनसाठी, तुम्ही IP जनरेशन दरम्यान डायग्नोस्टिक्स टॅबवर कॅलिब्रेशन वगळा किंवा पूर्ण कॅलिब्रेशन निवडू शकता.

EMIF सिम्युलेशन मॉडेल
हे सारणी स्किप कॅलिब्रेशन आणि संपूर्ण कॅलिब्रेशन मॉडेलच्या वैशिष्ट्यांची तुलना करते.

तक्ता 2. EMIF सिम्युलेशन मॉडेल्स: कॅलिब्रेशन विरुद्ध पूर्ण कॅलिब्रेशन वगळा

कॅलिब्रेशन वगळा पूर्ण कॅलिब्रेशन
वापरकर्ता तर्कावर लक्ष केंद्रित करणारे सिस्टम-स्तरीय सिम्युलेशन. कॅलिब्रेशनवर लक्ष केंद्रित करणारे मेमरी इंटरफेस सिम्युलेशन.
कॅलिब्रेशनचे तपशील कॅप्चर केलेले नाहीत. सर्व s कॅप्चर करतेtagकॅलिब्रेशनचे es.
डेटा संग्रहित आणि पुनर्प्राप्त करण्याची क्षमता आहे. समतल करणे, प्रति-बिट डेस्क्यू इ.
अचूक कार्यक्षमतेचे प्रतिनिधित्व करते.
बोर्ड स्क्यूचा विचार करत नाही.

RTL सिम्युलेशन विरुद्ध हार्डवेअर अंमलबजावणी
हे सारणी EMIF सिम्युलेशन आणि हार्डवेअर अंमलबजावणीमधील मुख्य फरक हायलाइट करते.

तक्ता 3. EMIF RTL सिम्युलेशन बनाम हार्डवेअर अंमलबजावणी

RTL सिम्युलेशन हार्डवेअर अंमलबजावणी
Nios® इनिशिएलायझेशन आणि कॅलिब्रेशन कोड समांतरपणे कार्यान्वित होते. निओस इनिशिएलायझेशन आणि कॅलिब्रेशन कोड अनुक्रमे चालवतात.
इंटरफेस सिम्युलेशनमध्ये एकाच वेळी कॅल_डॉन सिग्नलचा दावा करतात. फिटर ऑपरेशन्स कॅलिब्रेशनचा क्रम निर्धारित करतात आणि इंटरफेस एकाच वेळी cal_done असा दावा करत नाहीत.

तुम्ही तुमच्या डिझाइनच्या ऍप्लिकेशनसाठी रहदारीच्या नमुन्यांवर आधारित RTL सिम्युलेशन चालवावे. लक्षात घ्या की RTL सिम्युलेशन PCB ट्रेस विलंबांचे मॉडेल करत नाही ज्यामुळे RTL सिम्युलेशन आणि हार्डवेअर अंमलबजावणी दरम्यान विलंबामध्ये विसंगती निर्माण होऊ शकते.

 मॉडेलसिमसह बाह्य मेमरी इंटरफेस आयपीचे अनुकरण करणे
ही प्रक्रिया EMIF डिझाइनचे अनुकरण कसे करायचे ते दाखवतेampले

  1. Mentor Graphics* ModelSim सॉफ्टवेअर लाँच करा आणि निवडा File ➤ डिरेक्टरी बदला. व्युत्पन्न केलेल्या डिझाइनमधील sim/ed_sim/mentor निर्देशिकेवर नेव्हिगेट कराample फोल्डर.
  2. स्क्रीनच्या तळाशी ट्रान्सक्रिप्ट विंडो प्रदर्शित होत असल्याचे सत्यापित करा. ट्रान्सक्रिप्ट विंडो दिसत नसल्यास, क्लिक करून प्रदर्शित करा View ➤ उतारा.
  3. ट्रान्सक्रिप्ट विंडोमध्ये, स्त्रोत msim_setup.tcl चालवा.
  4. स्रोत msim_setup.tcl चालू झाल्यानंतर, ट्रान्सक्रिप्ट विंडोमध्ये ld_debug चालवा.
  5. ld_debug चालणे पूर्ण झाल्यानंतर, ऑब्जेक्ट विंडो प्रदर्शित झाल्याचे सत्यापित करा. ऑब्जेक्ट्स विंडो दृश्यमान नसल्यास, क्लिक करून प्रदर्शित करा View ➤ वस्तू.
  6. ऑब्जेक्ट्स विंडोमध्ये, राइट-क्लिक करून आणि Add Wave निवडून तुम्ही सिम्युलेट करू इच्छित सिग्नल निवडा.
  7. सिम्युलेशनसाठी सिग्नल निवडणे पूर्ण केल्यानंतर, ट्रान्सक्रिप्ट विंडोमध्ये रन -ऑल कार्यान्वित करा. सिम्युलेशन पूर्ण होईपर्यंत चालते.
  8. सिम्युलेशन दृश्यमान नसल्यास, क्लिक करा View ➤ लाट.

Intel Agilex EMIF IP साठी पिन प्लेसमेंट
हा विषय पिन प्लेसमेंटसाठी मार्गदर्शक तत्त्वे प्रदान करतो.

ओव्हरview
Intel Agilex FPGA ची खालील रचना आहे:

  • प्रत्येक उपकरणामध्ये 8 I/O बँका असतात.
  • प्रत्येक I/O बँकेत 2 उप-I/O बँका असतात.
  • प्रत्येक सब-I/O बँकेत 4 लेन असतात.
  • प्रत्येक लेनमध्ये 12 सामान्य-उद्देश I/O (GPIO) पिन असतात.

सामान्य पिन मार्गदर्शक तत्त्वे
खालील सामान्य पिन मार्गदर्शक तत्त्वे आहेत.

टीप: अधिक तपशीलवार पिन माहितीसाठी, बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP वापरकर्ता मार्गदर्शक मध्ये, तुमच्या बाह्य मेमरी प्रोटोकॉलसाठी प्रोटोकॉल-विशिष्ट प्रकरणातील Intel Agilex FPGA EMIF IP पिन आणि संसाधन नियोजन विभाग पहा.

  • दिलेल्या बाह्य मेमरी इंटरफेससाठी पिन समान I/O पंक्तीमध्ये राहतील याची खात्री करा.
  • एकापेक्षा जास्त बँका व्यापणारे इंटरफेस खालील आवश्यकता पूर्ण करणे आवश्यक आहे:
    •  बँका एकमेकांना लागून असाव्यात. लगतच्या बँकांच्या माहितीसाठी, बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी वापरकर्ता मार्गदर्शक मधील EMIF आर्किटेक्चर: I/O बँक विषय पहा.
  •  सर्व पत्ता आणि आदेश आणि संबंधित पिन एकाच सबबँकमध्ये असणे आवश्यक आहे.
  • पत्ता आणि कमांड आणि डेटा पिन खालील परिस्थितींमध्ये सब-बँक शेअर करू शकतात:
    • पत्ता आणि कमांड आणि डेटा पिन I/O लेन सामायिक करू शकत नाहीत.
    • पत्ता आणि कमांड बँकेतील केवळ न वापरलेल्या I/O लेनमध्ये डेटा पिन असू शकतात.

तक्ता 4. सामान्य पिन मर्यादा

सिग्नल प्रकार बंधन
डेटा स्ट्रोब DQ गटातील सर्व सिग्नल एकाच I/O लेनमध्ये असणे आवश्यक आहे.
डेटा संबंधित DQ पिन त्याच I/O लेनमध्ये असणे आवश्यक आहे. द्विदिशात्मक डेटा रेषांना समर्थन न करणार्‍या प्रोटोकॉलसाठी, रीड सिग्नल राईट सिग्नलपासून वेगळे गटबद्ध केले पाहिजेत.
पत्ता आणि आदेश पत्ता आणि कमांड पिन I/O सब-बँकेमध्ये पूर्वनिर्धारित ठिकाणी असणे आवश्यक आहे.

टीप: अधिक तपशीलवार पिन माहितीसाठी, बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP वापरकर्ता मार्गदर्शक मध्ये, तुमच्या बाह्य मेमरी प्रोटोकॉलसाठी प्रोटोकॉल-विशिष्ट प्रकरणातील Intel Agilex FPGA EMIF IP पिन आणि संसाधन नियोजन विभाग पहा.

  • दिलेल्या बाह्य मेमरी इंटरफेससाठी पिन समान I/O पंक्तीमध्ये राहतील याची खात्री करा.
  • एकापेक्षा जास्त बँका व्यापणारे इंटरफेस खालील आवश्यकता पूर्ण करणे आवश्यक आहे:
    • बँका एकमेकांना लागून असाव्यात. लगतच्या बँकांच्या माहितीसाठी, बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी वापरकर्ता मार्गदर्शक मधील EMIF आर्किटेक्चर: I/O बँक विषय पहा.
  • सर्व पत्ता आणि आदेश आणि संबंधित पिन एकाच सबबँकमध्ये असणे आवश्यक आहे.
  • पत्ता आणि कमांड आणि डेटा पिन खालील परिस्थितींमध्ये सब-बँक शेअर करू शकतात:
    • पत्ता आणि कमांड आणि डेटा पिन I/O लेन सामायिक करू शकत नाहीत.
    • पत्ता आणि कमांड बँकेतील केवळ न वापरलेल्या I/O लेनमध्ये डेटा पिन असू शकतात.

डिझाईन तयार करणे उदाampटीजी कॉन्फिगरेशन पर्यायासह le

व्युत्पन्न केलेले EMIF डिझाइन उदाample मध्ये ट्रॅफिक जनरेटर ब्लॉक (TG) समाविष्ट आहे. डीफॉल्टनुसार, डिझाइन माजीample एक साधा TG ब्लॉक (altera_tg_avl) वापरतो जो फक्त हार्ड-कोडेड ट्रॅफिक पॅटर्न पुन्हा लाँच करण्यासाठी रीसेट केला जाऊ शकतो. आवश्यक असल्यास, तुम्ही त्याऐवजी कॉन्फिगर करण्यायोग्य ट्रॅफिक जनरेटर (TG2) सक्षम करणे निवडू शकता. कॉन्फिगर करण्यायोग्य ट्रॅफिक जनरेटर (TG2) (altera_tg_avl_2) मध्ये, तुम्ही कंट्रोल रजिस्टर्सद्वारे रिअल टाइममध्ये रहदारी पॅटर्न कॉन्फिगर करू शकता—म्हणजे तुम्हाला ट्रॅफिक पॅटर्न बदलण्यासाठी किंवा पुन्हा लाँच करण्यासाठी डिझाइन पुन्हा कंपाइल करण्याची गरज नाही. हा ट्रॅफिक जनरेटर EMIF कंट्रोल इंटरफेसवर पाठवलेल्या ट्रॅफिकच्या प्रकारावर उत्तम नियंत्रण प्रदान करतो. याव्यतिरिक्त, ते स्थिती नोंदणी प्रदान करते ज्यात तपशीलवार अपयश माहिती असते.

डिझाईनमध्ये ट्रॅफिक जनरेटर सक्षम करणे उदाample

तुम्ही EMIF पॅरामीटर एडिटरमधील डायग्नोस्टिक्स टॅबमधून कॉन्फिगर करण्यायोग्य ट्रॅफिक जनरेटर सक्षम करू शकता. कॉन्फिगर करण्यायोग्य ट्रॅफिक जनरेटर सक्षम करण्यासाठी, डायग्नोस्टिक्स टॅबवर कॉन्फिगर करण्यायोग्य Avalon ट्रॅफिक जनरेटर 2.0 वापरा चालू करा.

आकृती 6.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-16

  • तुम्ही डीफॉल्ट रहदारी पॅटर्न अक्षम करणे निवडू शकताtage किंवा वापरकर्त्याने कॉन्फिगर केलेली रहदारी एसtage, परंतु तुमच्याकडे किमान एक s असणे आवश्यक आहेtage सक्षम. या माहितीसाठी एसtages, बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP वापरकर्ता मार्गदर्शक मध्ये डीफॉल्ट ट्रॅफिक पॅटर्न आणि वापरकर्ता-कॉन्फिगर केलेला ट्रॅफिक पॅटर्न पहा.
  • TG2 चाचणी कालावधी पॅरामीटर फक्त डीफॉल्ट रहदारी पॅटर्नवर लागू होतो. तुम्ही लहान, मध्यम किंवा अमर्याद चाचणी कालावधी निवडू शकता.
  • तुम्ही TG2 कॉन्फिगरेशन इंटरफेस मोड पॅरामीटरसाठी दोनपैकी एक मूल्य निवडू शकता:
    • JTAG: सिस्टम कन्सोलमध्ये GUI वापरण्याची अनुमती देते. अधिक माहितीसाठी, बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP वापरकर्ता मार्गदर्शक मध्ये ट्रॅफिक जनरेटर कॉन्फिगरेशन इंटरफेस पहा.
    • निर्यात करा: ट्रॅफिक पॅटर्न नियंत्रित करण्यासाठी कस्टम RTL लॉजिक वापरण्याची अनुमती देते.

डिझाईन वापरणे उदाampEMIF डीबग टूलकिट सह

EMIF डीबग टूलकिट लाँच करण्यापूर्वी, तुम्ही तुमचे डिव्हाइस प्रोग्रामिंगसह कॉन्फिगर केले असल्याची खात्री करा. file ज्यामध्ये EMIF डीबग टूलकिट सक्षम आहे. EMIF डीबग टूलकिट लाँच करण्यासाठी, या चरणांचे अनुसरण करा:

  1. इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये, टूल्स ➤ सिस्टम डीबगिंग टूल्स ➤ सिस्टम कन्सोल निवडून सिस्टम कन्सोल उघडा.
  2. [तुमचा प्रोजेक्ट इंटेल क्वार्टस प्राइम सॉफ्टवेअरमध्ये आधीच उघडला असल्यास ही पायरी वगळा.] सिस्टम कन्सोलमध्ये, SRAM ऑब्जेक्ट लोड करा. file (.sof) ज्याच्या सहाय्याने तुम्ही बोर्ड प्रोग्राम केले आहे (बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स FPGA IP वापरकर्ता मार्गदर्शक मध्ये, EMIF डीबग टूलकिट वापरण्यासाठीच्या पूर्वतयारीत वर्णन केल्याप्रमाणे).
  3. डीबग करण्यासाठी उदाहरणे निवडा.
  4. EMIF कॅलिब्रेशन डीबगिंगसाठी EMIF कॅलिब्रेशन डीबग टूलकिट निवडा, जसे की डिझाइन एक्स व्युत्पन्न करा.ampकॅलिब्रेशन डीबग पर्यायासह le. वैकल्पिकरित्या, ट्रॅफिक जनरेटर डीबगिंगसाठी EMIF TG कॉन्फिगरेशन टूलकिट निवडा, जसे की डिझाइन एक्स व्युत्पन्न करा.ampटीजी कॉन्फिगरेशन पर्यायासह le.
  5. मुख्य उघडण्यासाठी ओपन टूलकिट क्लिक करा view EMIF डीबग टूलकिटचे.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-17UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-18
  6. प्रोग्राम केलेल्या डिझाइनमध्ये एकाधिक EMIF उदाहरणे असल्यास, स्तंभ निवडा (जेTAG मास्टर) आणि EMIF उदाहरणाचा मेमरी इंटरफेस आयडी ज्यासाठी टूलकिट सक्रिय करायचे आहे.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-19
  7. टूलकिटला इंटरफेस पॅरामीटर्स आणि कॅलिब्रेशन स्थिती वाचण्याची परवानगी देण्यासाठी इंटरफेस सक्रिय करा क्लिक करा.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-20
  8. आपण एका वेळी एक इंटरफेस डीबग करणे आवश्यक आहे; म्हणून, डिझाईनमधील दुसर्‍या इंटरफेसशी कनेक्ट करण्यासाठी, तुम्ही प्रथम वर्तमान इंटरफेस निष्क्रिय करणे आवश्यक आहे.

खालील माजी आहेतampEMIF कॅलिब्रेशन डीबग टूलकिट आणि EMIF TG कॉन्फिगरेशन टूलकिट कडून अनुक्रमे अहवाल.UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-22UG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-23

टीप: कॅलिब्रेशन डीबगिंगच्या तपशीलांसाठी, बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स FPGA IP वापरकर्ता मार्गदर्शक मध्ये, बाह्य मेमरी इंटरफेस डीबग टूलकिटसह डीबगिंग पहा.

टीप: ट्रॅफिक जनरेटर डीबगिंगच्या तपशीलांसाठी, बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी वापरकर्ता मार्गदर्शक मध्ये, ट्रॅफिक जनरेटर कॉन्फिगरेशन वापरकर्ता इंटरफेस पहा.

डिझाईन माजीampबाह्य मेमरी इंटरफेसचे वर्णन इंटेल एजिलेक्स एफपीजीए आयपी

जेव्हा तुम्ही तुमचा EMIF IP पॅरामीटराइज आणि व्युत्पन्न करता, तेव्हा सिम्युलेशन आणि सिंथेसिससाठी सिस्टम डिरेक्ट्री तयार करते हे तुम्ही निर्दिष्ट करू शकता. file सेट करा, आणि जनरेट करा file स्वयंचलितपणे सेट करते. जर तुम्ही उदा. अंतर्गत सिम्युलेशन किंवा सिंथेसिस निवडले असेलampले डिझाइन Fileमाजी वर sampले डिझाईन टॅबवर, सिस्टम संपूर्ण सिम्युलेशन तयार करते file संच किंवा संपूर्ण संश्लेषण file आपल्या निवडीनुसार सेट करा.

सिंथेसिस डिझाइन उदाample
संश्लेषण डिझाइन उदाample मध्ये खालील आकृतीत दर्शविलेले प्रमुख ब्लॉक आहेत.

  • ट्रॅफिक जनरेटर, जो संश्लेषित करण्यायोग्य Avalon®-MM example ड्रायव्हर जो पॅरामीटराइज्ड नंबरच्या पत्त्यांवर वाचन आणि लिहिण्याचा छद्म-यादृच्छिक नमुना लागू करतो. ट्रॅफिक जनरेटर मेमरीमधून वाचलेल्या डेटावर लक्ष ठेवतो आणि ते लिखित डेटाशी जुळत असल्याची खात्री करून घेतो आणि अन्यथा अपयशी ठरतो.
  • मेमरी इंटरफेसचे एक उदाहरण, ज्यामध्ये हे समाविष्ट आहे:
    • एक मेमरी कंट्रोलर जो Avalon-MM इंटरफेस आणि AFI इंटरफेस दरम्यान नियंत्रित करतो.
    • PHY, जे वाचन आणि लेखन ऑपरेशन्स करण्यासाठी मेमरी कंट्रोलर आणि बाह्य मेमरी उपकरणांमध्ये इंटरफेस म्हणून काम करते.

आकृती 7. सिंथेसिस डिझाइन उदाampleUG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-24

टीप: जर एक किंवा अधिक पीएलएल शेअरिंग मोड, डीएलएल शेअरिंग मोड, किंवा ओसीटी शेअरिंग मोड पॅरामीटर्स नो शेअरिंग व्यतिरिक्त कोणत्याही मूल्यावर सेट केले असतील, तर संश्लेषण डिझाइन माजीample मध्ये दोन ट्रॅफिक जनरेटर/मेमरी इंटरफेस उदाहरणे असतील. दोन ट्रॅफिक जनरेटर/मेमरी इंटरफेस उदाहरणे पॅरामीटर सेटिंग्जद्वारे परिभाषित केल्यानुसार केवळ सामायिक PLL/DLL/OCT कनेक्शनद्वारे संबंधित आहेत. ट्रॅफिक जनरेटर/मेमरी इंटरफेस उदाहरणे दाखवतात की तुम्ही तुमच्या स्वतःच्या डिझाइनमध्ये असे कनेक्शन कसे बनवू शकता.

सिम्युलेशन डिझाइन उदाample
सिम्युलेशन डिझाइन उदाample मध्ये खालील आकृतीत दर्शविलेले प्रमुख ब्लॉक्स आहेत.

  • संश्लेषण डिझाइनचे उदाहरण उदाampले मागील विभागात वर्णन केल्याप्रमाणे, संश्लेषण डिझाइन माजीample मध्ये ट्रॅफिक जनरेटर, कॅलिब्रेशन घटक आणि मेमरी इंटरफेसचे उदाहरण आहे. हे ब्लॉक्स अमूर्त सिम्युलेशन मॉडेल्ससाठी डीफॉल्ट आहेत जेथे जलद सिम्युलेशनसाठी योग्य आहे.
  • मेमरी मॉडेल, जे जेनेरिक मॉडेल म्हणून कार्य करते जे मेमरी प्रोटोकॉल वैशिष्ट्यांचे पालन करते. वारंवार, मेमरी विक्रेते त्यांच्या विशिष्ट मेमरी घटकांसाठी सिम्युलेशन मॉडेल प्रदान करतात जे तुम्ही त्यांच्यावरून डाउनलोड करू शकता webसाइट्स
  • एक स्टेटस चेकर, जो बाह्य मेमरी इंटरफेस आयपी आणि ट्रॅफिक जनरेटर वरून एकंदर पास किंवा अयशस्वी स्थिती सिग्नल करण्यासाठी स्टेटस सिग्नलचे निरीक्षण करतो.

आकृती 10. सिम्युलेशन डिझाइन उदाampleUG-20219-बाह्य-मेमरी-इंटरफेस-Intel-Agilex-FPGA-IP-डिझाइन-एक्सample-fig-25

Example डिझाइन इंटरफेस टॅब
पॅरामीटर एडिटरमध्ये माजीample डिझाईन टॅब जो तुम्हाला तुमची डिझाइन एक्स पॅरामीटराइज आणि व्युत्पन्न करण्यास अनुमती देतोampलेस

बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण

IP आवृत्त्या इंटेल क्वार्टस प्राइम डिझाइन सूट सॉफ्टवेअर आवृत्त्या v19.1 पर्यंतच्या समान आहेत. इंटेल क्वार्टस प्राइम डिझाईन सूट सॉफ्टवेअर आवृत्ती 19.2 किंवा नंतरच्या आवृत्तीवरून, IP ची नवीन IP आवृत्ती योजना आहे. IP कोर आवृत्ती सूचीबद्ध नसल्यास, मागील IP कोर आवृत्तीसाठी वापरकर्ता मार्गदर्शक लागू होतो.

आयपी कोर आवृत्ती वापरकर्ता मार्गदर्शक
2.4.0 बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण
2.3.0 बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण
2.3.0 बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण
2.1.0 बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण
19.3 बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी डिझाइन उदाample वापरकर्ता मार्गदर्शक संग्रहण

बाह्य मेमरी इंटरफेससाठी दस्तऐवज पुनरावृत्ती इतिहास Intel Agilex FPGA IP डिझाइन उदाampवापरकर्ता मार्गदर्शक

दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
2021.06.21 21.2 2.4.2 मध्ये डिझाईन माजीampजलद प्रारंभ करा धडा:

• मध्ये एक टीप जोडली इंटेल एजिलेक्स ईएमआयएफ डिझाइनचे संकलन आणि प्रोग्रामिंग उदाample विषय

• चे शीर्षक सुधारित केले डिझाईन तयार करणे उदाampकॅलिब्रेशन डीबग पर्यायासह le विषय

• जोडले डिझाईन तयार करणे उदाampटीजी कॉन्फिगरेशन पर्यायासह le आणि डिझाईनमध्ये ट्रॅफिक जनरेटर सक्षम करणे उदाample विषय

• सुधारित चरण 2, 3, आणि 4, अनेक आकडे अद्यतनित केले आणि एक टीप जोडली, डिझाईन वापरणे उदाampEMIF डीबग टूलकिट सह विषय
2021.03.29 21.1 2.4.0 मध्ये डिझाईन माजीampजलद प्रारंभ करा धडा:

• मध्ये एक टीप जोडली सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample आणि ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le विषय

• अद्यतनित केले File मध्ये संरचना आकृती ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le विषय
2020.12.14 20.4 2.3.0 मध्ये डिझाईन माजीampजलद प्रारंभ करा धडा, खालील बदल केले:

• अद्यतनित केले सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample मल्टी-ईएमआयएफ डिझाइन समाविष्ट करण्यासाठी विषय.

• चरण 3 साठी आकृती अद्यतनित केली, मध्ये ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le विषय
2020.10.05 20.3 2.3.0 मध्ये डिझाईन माजीampजलद प्रारंभ मार्गदर्शक धडा, खालील बदल केले:

• मध्ये EMIF प्रकल्प तयार करणे, चरण 6 मध्ये प्रतिमा अद्यतनित केली.

• मध्ये सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample, चरण 3 मध्ये आकृती अद्यतनित केली.

• मध्ये ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le, चरण 3 मध्ये आकृती अद्यतनित केली.

• मध्ये सिम्युलेशन विरुद्ध हार्डवेअर अंमलबजावणी, दुस-या सारणीतील एक किरकोळ टायपिंग दुरुस्त केली.

• मध्ये डिझाईन वापरणे उदाampEMIF डीबग टूलकिट सह, चरण 6 सुधारित केले, चरण 7 आणि 8 जोडले.
चालू ठेवले…
दस्तऐवज आवृत्ती इंटेल क्वार्टस प्राइम आवृत्ती आयपी आवृत्ती बदल
2020.04.13 20.1 2.1.0 • मध्ये बद्दल धडा, मध्ये टेबल सुधारित

माहिती प्रकाशन विषय

• मध्ये डिझाईन माजीampजलद प्रारंभ मार्गदर्शक

धडा:

— सुधारित चरण 7 आणि संबंधित प्रतिमा, मध्ये सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample विषय

- सुधारित डिझाइन तयार करणे उदाampडीबग पर्यायासह le विषय

- सुधारित डिझाईन वापरणे उदाampEMIF डीबग टूलकिट सह विषय
2019.12.16 19.4 2.0.0 • मध्ये डिझाईन माजीampजलद प्रारंभ करा धडा:

— च्या चरण 6 मध्ये चित्रण अद्यतनित केले

EMIF प्रकल्प तयार करणे विषय

— च्या चरण 4 मध्ये चित्रण अद्यतनित केले सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample विषय

— च्या चरण 4 मध्ये चित्रण अद्यतनित केले ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le विषय

— मध्ये सुधारित चरण 5 ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le विषय

- सुधारित सामान्य पिन मार्गदर्शक तत्त्वे आणि लगतच्या बँका च्या विभाग Intel Agilex EMIF IP साठी पिन प्लेसमेंट विषय
2019.10.18 19.3   • मध्ये EMIF प्रकल्प तयार करणे विषय, बिंदू 6 सह प्रतिमा अद्यतनित केली.

• मध्ये EMIF IP तयार करणे आणि कॉन्फिगर करणे

विषय, चरण 1 सह आकृती अद्यतनित केली.

• मध्ये टेबल मध्ये Intel Agilex EMIF पॅरामीटर एडिटर मार्गदर्शक तत्त्वे विषय, साठी वर्णन बदलले बोर्ड टॅब

• मध्ये सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample आणि ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le विषय, प्रत्येक विषयाच्या चरण 3 मध्ये प्रतिमा अद्यतनित केली.

• मध्ये ईएमआयएफ डिझाईन तयार करणे उदाampअनुकरणासाठी le विषय, अद्यतनित व्युत्पन्न सिम्युलेशन डिझाइन उदाample File रचना आकृती आणि आकृती खालील नोट सुधारित.

• मध्ये सिंथेसाइझ करण्यायोग्य EMIF डिझाईन तयार करणे उदाample विषय, एकाधिक इंटरफेससाठी एक चरण आणि एक आकृती जोडली.
2019.07.31 19.2 1.2.0 • जोडले बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी बद्दल धडा आणि प्रकाशन माहिती.

• अद्यतनित तारखा आणि आवृत्ती क्रमांक.

• मध्ये किरकोळ सुधारणा सिंथेसिस डिझाइन उदाample मध्ये आकृती सिंथेसिस डिझाइन उदाample विषय
2019.04.02 19.1   • प्रारंभिक प्रकाशनात.

बाह्य मेमरी इंटरफेससाठी दस्तऐवज पुनरावृत्ती इतिहास Intel Agilex FPGA IP डिझाइन उदाampवापरकर्ता मार्गदर्शक

कागदपत्रे / संसाधने

इंटेल UG-20219 बाह्य मेमरी इंटरफेस इंटेल एजिलेक्स एफपीजीए आयपी डिझाइन एक्सample [pdf] वापरकर्ता मार्गदर्शक
UG-20219 बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP डिझाइन एक्सample, UG-20219, बाह्य मेमरी इंटरफेस Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

संदर्भ

संबंधित पोस्ट

एक टिप्पणी द्या

तुमचा ईमेल पत्ता प्रकाशित केला जाणार नाही. आवश्यक फील्ड चिन्हांकित आहेत *