UG-20219 Interfețe de memorie externă Intel Agilex FPGA IP Design Example

Despre interfețele de memorie externă Intel® Agilex™ FPGA IP

Informații de eliberare

Versiunile IP sunt aceleași cu versiunile software Intel® Quartus® Prime Design Suite până la v19.1. De la versiunea software Intel Quartus Prime Design Suite 19.2 sau mai recentă, nucleele IP au o nouă schemă de versiuni IP. Numărul schemei de versiune IP (XYZ) se modifică de la o versiune de software la alta. O schimbare în:

• X indică o revizuire majoră a IP. Dacă actualizați software-ul Intel Quartus Prime, trebuie să regenerați IP-ul.
• Y indică IP-ul include funcții noi. Regenerați-vă IP-ul pentru a include aceste noi funcții.
• Z indică IP-ul include modificări minore. Regenerați-vă IP-ul pentru a include aceste modificări.
  

  Articol	Descriere
  Versiunea IP	2.4.2
  Intel Quartus Prime	21.2
  Data de lansare	2021.06.21

Design Example Ghid de pornire rapidă pentru interfețele de memorie externă Intel Agilex™ FPGA IP

Un design automat de exampfluxul de fișiere este disponibil pentru interfețele de memorie externă Intel Agilex™. The Generate Exampbutonul Designs de pe Exampfila Designs vă permite să specificați și să generați proiectul de sinteză și simulare de example file seturi pe care le puteți utiliza pentru a vă valida IP-ul EMIF. Puteți genera un design exampfișier care se potrivește cu kitul de dezvoltare Intel FPGA sau pentru orice IP EMIF pe care îl generați. Puteți folosi designul examppentru a vă ajuta evaluarea sau ca punct de plecare pentru propriul sistem.

Design general Example Fluxuri de lucru

Crearea unui proiect EMIF

Pentru versiunea software Intel Quartus Prime 17.1 și versiuni ulterioare, trebuie să creați un proiect Intel Quartus Prime înainte de a genera IP-ul EMIF și designul ex.ample.

1. Lansați software-ul Intel Quartus Prime și selectați File ➤ Expert nou proiect. Faceți clic pe Următorul. Design Example Ghid de pornire rapidă pentru interfețele de memorie externă Intel Agilex™ FPGA IP
2. Specificați un director ( ), un nume pentru proiectul Intel Quartus Prime ( ), și un nume de entitate de proiectare de nivel superior ( ) pe care doriți să le creați. Faceți clic pe Următorul.
3. Verificați dacă proiectul gol este selectat. Faceți clic pe Următorul de două ori.
4. Sub Familie, selectați Intel Agilex.
5. Sub Filtru de nume, introduceți numărul piesei dispozitivului.
6. Sub Dispozitive disponibile, selectați dispozitivul corespunzător.
7. Faceți clic pe Terminare.

Generarea și configurarea IP-ului EMIF

Următorii pași ilustrează cum să generați și să configurați IP-ul EMIF. Acest tutorial creează o interfață DDR4, dar pașii sunt similari pentru alte protocoale. (Acești pași urmează fluxul IP Catalog (autonom); dacă alegeți să utilizați fluxul Platform Designer (sistem), pașii sunt similari.)

1. În fereastra Catalog IP, selectați Interfețe de memorie externă Intel Agilex FPGA IP. (Dacă fereastra Catalog IP nu este vizibilă, selectați View ➤ Catalog IP.)
2. În Editorul de parametri IP, furnizați un nume de entitate pentru IP-ul EMIF (numele pe care îl furnizați aici devine file nume pentru IP) și specificați un director. Faceți clic pe Creare.
3. Editorul de parametri are mai multe file în care trebuie să configurați parametrii pentru a reflecta implementarea dvs. EMIF.

Ghid pentru editorul de parametri Intel Agilex EMIF
Acest subiect oferă îndrumări de nivel înalt pentru parametrizarea filelor în editorul de parametri IP Intel Agilex EMIF.

Tabelul 1. Ghid pentru editorul de parametri EMIF

Tab. Editor de parametri	Orientări
General	Asigurați-vă că următorii parametri sunt introduși corect: • Gradul de viteză pentru dispozitiv. • Frecvența ceasului de memorie. • Frecvența ceasului de referință PLL.
Memorie	• Consultați fișa tehnică a dispozitivului dvs. de memorie pentru a introduce parametrii pe Memorie fila. • De asemenea, ar trebui să introduceți o locație specifică pentru PIN-ul ALERT#. (Se aplică numai protocolului de memorie DDR4.)
Mem I/O	• Pentru investigațiile inițiale ale proiectului, puteți utiliza setările implicite ale Mem I/O fila. • Pentru validarea avansată a designului, ar trebui să efectuați simularea plăcii pentru a obține setările optime de terminare.
I/O FPGA	• Pentru investigațiile inițiale ale proiectului, puteți utiliza setările implicite ale I/O FPGA fila. • Pentru validarea avansată a proiectării, ar trebui să efectuați simularea plăcii cu modelele IBIS asociate pentru a selecta standardele I/O adecvate.
Mem Timing	• Pentru investigațiile inițiale ale proiectului, puteți utiliza setările implicite ale Mem Timing fila. • Pentru validarea avansată a designului, ar trebui să introduceți parametri conform fișei de date a dispozitivului de memorie.
Controlor	Setați parametrii controlerului în funcție de configurația și comportamentul dorit pentru controlerul de memorie.
Diagnosticare	Puteți utiliza parametrii de pe Diagnosticare pentru a ajuta la testarea și depanarea interfeței de memorie.
Example Designs	The Example Designs fila vă permite să generați design de exampfișiere pentru sinteză și simulare. Designul generat example este un sistem EMIF complet format din IP-ul EMIF și un driver care generează trafic aleator pentru a valida interfața de memorie.

Pentru informații detaliate despre parametrii individuali, consultați capitolul corespunzător pentru protocolul de memorie din Ghidul utilizatorului Intel Agilex FPGA IP Interfețe de memorie externă.

Generarea designului EMIF sintetizat Example

Pentru kitul de dezvoltare Intel Agilex, este suficient să lăsați majoritatea setărilor Intel Agilex EMIF IP la valorile implicite. Pentru a genera designul sintetizat example, urmați acești pași:

1. Pe Exampfila Designs, asigurați-vă că caseta Sinteză este bifată.
   • Dacă implementați o singură interfață de exampproiectați, configurați IP-ul EMIF și faceți clic File➤ Salvați pentru a salva setarea curentă în variația IP a utilizatorului file ( .ip).
     • Dacă implementați un exampdesign-ul cu interfețe multiple, specificați Numărul de IP-uri la numărul dorit de interfețe. Puteți vedea numărul total de ID-uri EMIF la fel ca și numărul de IP-uri selectat. Urmați acești pași pentru a configura fiecare interfață:
   •  Selectați Cal-IP pentru a specifica conexiunea interfeței la IP-ul de calibrare.
   • Configurați IP-ul EMIF în mod corespunzător în toate filele Editor de parametri.
   • Reveniți la Example Design și faceți clic pe Captură pe ID-ul EMIF dorit.
   • Repetați pasul de la a la c pentru toate ID-urile EMIF.
   • Puteți face clic pe butonul Clear pentru a elimina parametrii capturați și puteți repeta pasul de la a la c pentru a face modificări la IP-ul EMIF.
   • Clic File➤ Salvați pentru a salva setarea curentă în variația IP a utilizatorului file ( .ip).
2. Faceți clic pe Generare example Design în colțul din dreapta sus al ferestrei.
3. Specificați un director pentru designul EMIF de exampli și faceți clic pe OK. Generarea de succes a designului EMIF de example creează următoarele filestabilit sub un director qii.
4. Clic File ➤ Exit pentru a ieși din fereastra IP Parameter Editor Pro. Sistemul solicită, Modificările recente nu au fost generate. Generați acum? Faceți clic pe Nu pentru a continua cu următorul flux.
5. Pentru a deschide example design, faceți clic File ➤ Deschideți Proiect și navigați la /ample_name>/qii/ed_synth.qpf și faceți clic pe Deschidere.
   Nota: Pentru informații despre compilarea și programarea designului example, se referă la
   Compilarea și programarea Intel Agilex EMIF Design Example.

Figura 4. Design sintetizabil generat Example File Structura

Pentru informații despre construirea unui sistem cu două sau mai multe interfețe de memorie externă, consultați Crearea unui Design Exampcu interfețe EMIF multiple, în Ghidul utilizatorului Intel Agilex FPGA IP Interfețe de memorie externă. Pentru informații despre depanarea mai multor interfețe, consultați Activarea setului de instrumente EMIF într-un design existent, în Ghidul utilizatorului Intel Agilex FPGA IP pentru interfețe de memorie externă.

Nota: Dacă nu bifați caseta de validare Simulare sau Sinteză, directorul de destinație conține doar design Platform Designer files, care nu sunt compilabile direct de software-ul Intel Quartus Prime, dar pe care le puteți view sau editați în Platform Designer. În această situație, puteți rula următoarele comenzi pentru a genera sinteza și simularea file seturi.

• Pentru a crea un proiect compilabil, trebuie să rulați quartus_sh -t make_qii_design.tclscript în directorul de destinație.
• Pentru a crea un proiect de simulare, trebuie să rulați scriptul quartus_sh -t make_sim_design.tcl în directorul de destinație.

Nota: Dacă ați generat un design exampși apoi faceți modificări la acesta în editorul de parametri, trebuie să regenerați designul example pentru a vedea modificările implementate. Designul nou generat example nu suprascrie designul existent example files.

Generarea EMIF Design Example pentru Simulare

Pentru kitul de dezvoltare Intel Agilex, este suficient să lăsați majoritatea setărilor Intel Agilex EMIF IP la valorile implicite. Pentru a genera designul examppentru simulare, urmați acești pași:

1. Pe Exampfila Designs, asigurați-vă că caseta Simulare este bifată. De asemenea, alegeți formatul HDL de simulare necesar, fie Verilog, fie VHDL.
2. Configurați IP-ul EMIF și faceți clic File ➤ Salvați pentru a salva setarea curentă în variația IP a utilizatorului file ( .ip).
3. Faceți clic pe Generare example Design în colțul din dreapta sus al ferestrei.
4. Specificați un director pentru designul EMIF de exampli și faceți clic pe OK. Generarea de succes a designului EMIF de example creează multiple file seturi pentru diverse simulatoare acceptate, sub un director sim/ed_sim.
5. Clic File ➤ Exit pentru a ieși din fereastra IP Parameter Editor Pro. Sistemul solicită, Modificările recente nu au fost generate. Generați acum? Faceți clic pe Nu pentru a continua cu următorul flux.

Proiectare de simulare generată Example File Structura

Nota: Interfețele de memorie externă Intel Agilex FPGA IP acceptă în prezent doar simulatoarele VCS, ModelSim/QuestaSim și Xcelium. Suport suplimentar pentru simulator este planificat în versiunile viitoare.

Nota: Dacă nu bifați caseta de validare Simulare sau Sinteză, directorul de destinație conține doar design Platform Designer files, care nu sunt compilabile direct de software-ul Intel Quartus Prime, dar pe care le puteți view sau editați în Platform Designer. În această situație, puteți rula următoarele comenzi pentru a genera sinteza și simularea file seturi.

• Pentru a crea un proiect compilabil, trebuie să rulați scriptul quartus_sh -t make_qii_design.tcl în directorul de destinație.
• Pentru a crea un proiect de simulare, trebuie să rulați scriptul quartus_sh -t make_sim_design.tcl în directorul de destinație.

Nota: Dacă ați generat un design exampși apoi faceți modificări la acesta în editorul de parametri, trebuie să regenerați designul example pentru a vedea modificările implementate. Designul nou generat example nu suprascrie designul existent example files.

Simulare versus implementare hardware
Pentru simularea interfeței cu memorie externă, puteți selecta fie săriți calibrarea, fie calibrarea completă în fila Diagnostics în timpul generării IP.

Modele de simulare EMIF
Acest tabel compară caracteristicile modelelor de calibrare cu skip și calibrare completă.

Tabelul 2. Modele de simulare EMIF: ignorați calibrarea versus calibrarea completă

Omiteți calibrarea	Calibrare completă
Simulare la nivel de sistem cu accent pe logica utilizatorului.	Simularea interfeței de memorie cu accent pe calibrare.
Detaliile de calibrare nu sunt capturate.	Captează toate stages de calibrare.
Are capacitatea de a stoca și de a prelua date.	Include nivelare, declinare pe bit etc.
Reprezintă eficiență precisă.
Nu ia în considerare înclinarea plăcii.

Simulare RTL versus implementare hardware
Acest tabel evidențiază diferențele cheie dintre simularea EMIF și implementarea hardware.

Tabelul 3. Simularea EMIF RTL versus implementarea hardware

Simulare RTL	Implementarea hardware
Codul de inițializare și calibrare Nios® se execută în paralel.	Codul de inițializare și calibrare Nios se execută secvenţial.
Interfețele afirmă semnalul cal_done simultan în simulare.	Operațiile de montaj determină ordinea de calibrare, iar interfețele nu afirmă cal_done simultan.

Ar trebui să rulați simulări RTL bazate pe modelele de trafic pentru aplicația dvs. de design. Rețineți că simularea RTL nu modelează întârzierile de urmărire a PCB, ceea ce poate cauza o discrepanță în latența între simularea RTL și implementarea hardware.

 Simularea IP a interfeței de memorie externă cu ModelSim
Această procedură arată cum se simulează proiectarea EMIF de example.

1. Lansați software-ul Mentor Graphics* ModelSim și selectați File ➤ Schimbați directorul. Navigați la directorul sim/ed_sim/mentor din designul generat, de exampfolderul le.
2. Verificați dacă fereastra Transcriere este afișată în partea de jos a ecranului. Dacă fereastra Transcriere nu este vizibilă, afișați-o făcând clic View ➤ Transcript.
3. În fereastra Transcriere, rulați sursa msim_setup.tcl.
4. După ce sursa msim_setup.tcl se termină de rulat, rulați ld_debug în fereastra Transcriere.
5. După ce ld_debug termină de rulat, verificați dacă fereastra Obiecte este afișată. Dacă fereastra Obiecte nu este vizibilă, afișați-o făcând clic View ➤ Obiecte.
6. În fereastra Obiecte, selectați semnalele pe care doriți să le simulați făcând clic dreapta și selectând Adăugare undă.
7. După ce ați terminat de selectat semnalele pentru simulare, executați run -all în fereastra Transcriere. Simularea rulează până la finalizare.
8. Dacă simularea nu este vizibilă, faceți clic View ➤ Val.

Plasarea pinului pentru IP Intel Agilex EMIF
Acest subiect oferă instrucțiuni pentru plasarea pinului.

Pesteview
FPGA-urile Intel Agilex au următoarea structură:

• Fiecare dispozitiv conține până la 8 bănci I/O.
• Fiecare bancă I/O conține 2 bănci sub-I/O.
• Fiecare bancă sub-I/O conține 4 benzi.
• Fiecare bandă conține 12 pini I/O de uz general (GPIO).

Ghid general pentru PIN
Următoarele sunt recomandări generale pentru pin.

Nota: Pentru informații mai detaliate despre pin, consultați secțiunea Intel Agilex FPGA EMIF IP Pin și Planificarea resurselor din capitolul specific protocolului pentru protocolul de memorie externă, în Ghidul utilizatorului Intel Agilex FPGA IP Interfețe de memorie externă.

• Asigurați-vă că pinii pentru o anumită interfață de memorie externă se află în același rând I/O.
• Interfețele care acoperă mai multe bănci trebuie să îndeplinească următoarele cerințe:
  •  Băncile trebuie să fie adiacente una de alta. Pentru informații despre băncile adiacente, consultați subiectul Arhitectura EMIF: I/O Bank din Ghidul utilizatorului Intel Agilex FPGA IP Interfețe de memorie externă.
•  Toate adresele și comanda și pinii asociați trebuie să se afle într-o singură subbancă.
• Pinii de adresă și de comandă și de date pot partaja o sub-bancă în următoarele condiții:
  • Pinii de adresă și comandă și date nu pot partaja o bandă I/O.
  • Doar o bandă I/O nefolosită din banca de adrese și de comandă poate conține pini de date.

Tabelul 4. Constrângeri generale pentru pin

Tip de semnal	Constrângere
Strobe de date	Toate semnalele aparținând unui grup DQ trebuie să se afle pe aceeași bandă I/O.
Date	Pinii DQ aferenti trebuie să se afle pe aceeași bandă I/O. Pentru protocoalele care nu acceptă linii de date bidirecționale, semnalele de citire trebuie grupate separat de semnalele de scriere.
Adresa si comanda	Pinii de adresă și de comandă trebuie să se afle în locații predefinite dintr-un sub-banc I/O.

Nota: Pentru informații mai detaliate despre pin, consultați secțiunea Intel Agilex FPGA EMIF IP Pin și Planificarea resurselor din capitolul specific protocolului pentru protocolul de memorie externă, în Ghidul utilizatorului Intel Agilex FPGA IP Interfețe de memorie externă.

• Asigurați-vă că pinii pentru o anumită interfață de memorie externă se află în același rând I/O.
• Interfețele care acoperă mai multe bănci trebuie să îndeplinească următoarele cerințe:
  • Băncile trebuie să fie adiacente una de alta. Pentru informații despre băncile adiacente, consultați subiectul Arhitectura EMIF: I/O Bank din Ghidul utilizatorului Intel Agilex FPGA IP Interfețe de memorie externă.
• Toate adresele și comanda și pinii asociați trebuie să se afle într-o singură subbancă.
• Pinii de adresă și de comandă și de date pot partaja o sub-bancă în următoarele condiții:
  • Pinii de adresă și comandă și date nu pot partaja o bandă I/O.
  • Doar o bandă I/O nefolosită din banca de adrese și de comandă poate conține pini de date.

Generarea unui design Exampcu opțiunea de configurare TG

Proiectul EMIF generat exampchiul include un bloc generator de trafic (TG). Implicit, designul exampchiul folosește un bloc TG simplu (altera_tg_avl) care poate fi resetat doar pentru a relansa un model de trafic codificat. Dacă este necesar, puteți alege să activați un generator de trafic configurabil (TG2). În generatorul de trafic configurabil (TG2) (altera_tg_avl_2), puteți configura modelul de trafic în timp real prin registre de control, ceea ce înseamnă că nu trebuie să recompilați designul pentru a schimba sau relansa modelul de trafic. Acest generator de trafic oferă un control fin asupra tipului de trafic pe care îl trimite pe interfața de control EMIF. În plus, oferă registre de stare care conțin informații detaliate despre defecțiuni.

Activarea generatorului de trafic într-un proiect Example

Puteți activa generatorul de trafic configurabil din fila Diagnosticare din editorul de parametri EMIF. Pentru a activa generatorul de trafic configurabil, activați Utilizați generatorul de trafic configurabil Avalon 2.0 din fila Diagnosticare.

Figura 6.

• Puteți alege să dezactivați modelele de trafic implicitetage sau traficul configurat de utilizator stage, dar trebuie să aveți cel puțin un stage activat. Pentru informații despre aceste stage, consultați Modelul de trafic implicit și Modelul de trafic configurat de utilizator din Ghidul utilizatorului Intel Agilex FPGA IP pentru interfețele de memorie externă.
• Parametrul de durată a testului TG2 se aplică numai modelului de trafic implicit. Puteți alege o durată de test scurtă, medie sau infinită.
• Puteți alege oricare dintre două valori pentru parametrul TG2 Configuration Interface Mode:
  • JTAG: Permite utilizarea unei GUI în consola sistemului. Pentru mai multe informații, consultați Traffic Generator Configuration Interface din External Memory Interfaces Intel Agilex FPGA IP User Guide.
  • Export: Permite utilizarea logicii RTL personalizate pentru a controla modelul de trafic.

Folosind Design Exampcu EMIF Debug Toolkit

Înainte de a lansa EMIF Debug Toolkit, asigurați-vă că ați configurat dispozitivul cu o programare file care are EMIF Debug Toolkit activat. Pentru a lansa EMIF Debug Toolkit, urmați acești pași:

1. În software-ul Intel Quartus Prime, deschideți Consola de sistem selectând Instrumente ➤ Instrumente de depanare a sistemului ➤ Consola de sistem.
2. [Omiteți acest pas dacă proiectul dvs. este deja deschis în software-ul Intel Quartus Prime.] În Consola de sistem, încărcați obiectul SRAM file (.sof) cu care ați programat placa (așa cum este descris în Cerințe preliminare pentru utilizarea EMIF Debug Toolkit, în Ghidul utilizatorului Intel Agilex FPGA IP Interfețe de memorie externă).
3. Selectați instanțe de depanat.
4. Selectați EMIF Calibration Debug Toolkit pentru depanarea calibrării EMIF, așa cum este descris în Generarea unui Design Exampfișier cu opțiunea de depanare a calibrării. Alternativ, selectați EMIF TG Configuration Toolkit pentru depanarea generatorului de trafic, așa cum este descris în Generarea unui Design Exampcu opțiunea de configurare TG.
5. Faceți clic pe Open Toolkit pentru a deschide setul principal view din setul de instrumente de depanare EMIF.
6. Dacă există mai multe instanțe EMIF în designul programat, selectați coloana (calea către JTAG master) și ID-ul interfeței de memorie al instanței EMIF pentru care să activați setul de instrumente.
7. Faceți clic pe Activare interfață pentru a permite setului de instrumente să citească parametrii interfeței și starea calibrării.
8. Trebuie să depanați o interfață la un moment dat; prin urmare, pentru a vă conecta la o altă interfață din design, trebuie mai întâi să dezactivați interfața curentă.

Următoarele sunt exampfișiere ale rapoartelor din EMIF Calibration Debug Toolkit și, respectiv, EMIF TG Configuration Toolkit:.

Nota: Pentru detalii despre depanarea calibrării, consultați Depanarea cu setul de instrumente de depanare a interfeței de memorie externă, în Ghidul utilizatorului Intel Agilex FPGA IP pentru interfețe de memorie externă.

Nota: Pentru detalii despre depanarea generatorului de trafic, consultați Traffic Generator Configuration User Interface, în External Memory Interfaces Intel Agilex FPGA IP User Guide.

Design ExampDescrierea pentru interfețele de memorie externă Intel Agilex FPGA IP

Când parametrizați și generați IP-ul dvs. EMIF, puteți specifica ca sistemul să creeze directoare pentru simulare și sinteză file seturi și generează file se setează automat. Dacă selectați Simulare sau Sinteză sub Example Design Files pe Exampfila Designs, sistemul creează o simulare completă file set sau o sinteză completă file setat, în conformitate cu selecția dvs.

Proiectare de sinteză Example
Proiectul de sinteză exampchiul conține blocurile majore prezentate în figura de mai jos.

• Un generator de trafic, care este un Avalon®-MM sintetizabil exampdriver-ul care implementează un model pseudo-aleatoriu de citiri și scrieri la un număr parametrizat de adrese. Generatorul de trafic monitorizează, de asemenea, datele citite din memorie pentru a se asigura că se potrivesc cu datele scrise și afirmă o eroare în caz contrar.
• O instanță a interfeței de memorie, care include:
  • Un controler de memorie care moderează între interfața Avalon-MM și interfața AFI.
  • PHY, care servește ca interfață între controlerul de memorie și dispozitivele de memorie externe pentru a efectua operațiuni de citire și scriere.

Figura 7. Proiectare de sinteză Example

Nota: Dacă unul sau mai mulți parametri PLL Sharing Mode, DLL Sharing Mode sau OCT Sharing Mode sunt setați la orice valoare, alta decât No Sharing, proiectul de sinteză exampfișierul va conține două instanțe de generator de trafic/interfață de memorie. Cele două instanțe de generator de trafic/interfață de memorie sunt legate numai de conexiuni PLL/DLL/OCT partajate, așa cum este definit de setările parametrilor. Instanțele generatorului de trafic/interfeței de memorie demonstrează cum puteți realiza astfel de conexiuni în propriile design-uri.

Proiectare de simulare Example
Proiectarea simulării exampchiul conține blocurile majore prezentate în figura următoare.

• O instanță a proiectului de sinteză example. După cum este descris în secțiunea anterioară, proiectarea sintezei exampfișierul conține un generator de trafic, o componentă de calibrare și o instanță a interfeței de memorie. Aceste blocuri sunt implicite pentru modele abstracte de simulare, acolo unde este cazul pentru simulare rapidă.
• Un model de memorie, care acționează ca un model generic care aderă la specificațiile protocolului de memorie. Adesea, furnizorii de memorie oferă modele de simulare pentru componentele lor specifice de memorie pe care le puteți descărca de pe acestea website-uri.
• Un verificator de stare, care monitorizează semnalele de stare de la IP-ul interfeței de memorie externă și generatorul de trafic, pentru a semnala o condiție generală de trecere sau eșec.

Figura 10. Proiectare de simulare Example

Example Designs Interfață Tab
Editorul de parametri include un Exampfila Designs care vă permite să parametrizați și să generați designul dvs., examples.

Interfețe de memorie externă Intel Agilex FPGA IP Design Example Arhivele ghidului utilizatorului

Versiunile IP sunt aceleași cu versiunile software Intel Quartus Prime Design Suite până la v19.1. Din versiunea software Intel Quartus Prime Design Suite 19.2 sau mai recentă, IP-urile au o nouă schemă de versiuni IP. Dacă o versiune de bază IP nu este listată, se aplică ghidul utilizatorului pentru versiunea de bază IP anterioară.

Versiunea IP Core	Ghidul utilizatorului
2.4.0	Interfețe de memorie externă Intel Agilex FPGA IP Design Example Arhivele ghidului utilizatorului
2.3.0	Interfețe de memorie externă Intel Agilex FPGA IP Design Example Arhivele ghidului utilizatorului
2.3.0	Interfețe de memorie externă Intel Agilex FPGA IP Design Example Arhivele ghidului utilizatorului
2.1.0	Interfețe de memorie externă Intel Agilex FPGA IP Design Example Arhivele ghidului utilizatorului
19.3	Interfețe de memorie externă Intel Agilex FPGA IP Design Example Arhivele ghidului utilizatorului

Istoricul revizuirilor documentelor pentru interfețele de memorie externă Intel Agilex FPGA IP Design Example Ghidul utilizatorului

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2021.06.21	21.2	2.4.2	În Design Example Pornire rapidă capitol: • S-a adăugat o notă la Compilarea și programarea Intel Agilex EMIF Design Example subiect. • S-a modificat titlul Generarea unui design Exampfișier cu opțiunea de depanare a calibrării subiect. • S-a adăugat Generarea unui design Exampcu opțiunea de configurare TG şi Activarea generatorului de trafic într-un proiect Example subiecte. • S-au modificat pașii 2, 3 și 4, au actualizat mai multe cifre și au adăugat o notă în Folosind Design Exampcu EMIF Debug Toolkit subiect.
2021.03.29	21.1	2.4.0	În Design Example Pornire rapidă capitol: • S-a adăugat o notă la Generarea designului EMIF sintetizat Example şi Generarea EMIF Design Example pentru Simulare subiecte. • Actualizat File Diagrama structurii în Generarea EMIF Design Example pentru Simulare subiect.
2020.12.14	20.4	2.3.0	În Design Example Pornire rapidă capitol, a făcut următoarele modificări: • Actualizat Generarea designului EMIF sintetizat Example subiect pentru a include modele multi-EMIF. • Actualizat cifra pentru pasul 3, în Generarea EMIF Design Example pentru Simulare subiect.
2020.10.05	20.3	2.3.0	În Design Example Ghid de pornire rapidă capitol, a făcut următoarele modificări: • În Crearea unui proiect EMIF, a actualizat imaginea la pasul 6. • În Generarea designului EMIF sintetizat Example, a actualizat figura la pasul 3. • În Generarea EMIF Design Example pentru Simulare, a actualizat figura la pasul 3. • În Simulare versus implementare hardware, a corectat o greșeală minoră în cel de-al doilea tabel. • În Folosind Design Exampcu EMIF Debug Toolkit, a modificat pasul 6, a adăugat pașii 7 și 8.
a continuat…

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2020.04.13	20.1	2.1.0	• În Despre capitol, a modificat tabelul din Informații de eliberare subiect. • În Design Example Ghid de pornire rapidă capitol: — Modificat pasul 7 și imaginea asociată, în Generarea designului EMIF sintetizat Example subiect. — S-a modificat Generarea designului Exampchiul cu opțiunea Debug subiect. — S-a modificat Folosind Design Exampcu EMIF Debug Toolkit subiect.
2019.12.16	19.4	2.0.0	• În Design Example Pornire rapidă capitol: — S-a actualizat ilustrația la pasul 6 al Crearea unui proiect EMIF subiect. — S-a actualizat ilustrația la pasul 4 al Generarea designului EMIF sintetizat Example subiect. — S-a actualizat ilustrația la pasul 4 al Generarea EMIF Design Example pentru Simulare subiect. — Modificat pasul 5 în Generarea EMIF Design Example pentru Simulare subiect. — S-a modificat Ghid general pentru PIN şi Băncile adiacente secțiuni ale Plasarea pinului pentru IP Intel Agilex EMIF subiect.
2019.10.18	19.3		• În Crearea unui proiect EMIF subiect, am actualizat imaginea cu punctul 6. • În Generarea și configurarea IP-ului EMIF subiect, am actualizat figura cu pasul 1. • În tabelul din Ghid pentru editorul de parametri Intel Agilex EMIF subiect, a schimbat descrierea pentru Bord fila. • În Generarea designului EMIF sintetizat Example şi Generarea EMIF Design Example pentru Simulare subiecte, a actualizat imaginea la pasul 3 al fiecărui subiect. • În Generarea EMIF Design Example pentru Simulare subiect, actualizat Proiectare de simulare generată Example File Structura figura și a modificat nota în urma figurii. • În Generarea designului EMIF sintetizat Example subiect, a adăugat un pas și o cifră pentru mai multe interfețe.
2019.07.31	19.2	1.2.0	• Adăugat Despre interfețele de memorie externă Intel Agilex FPGA IP capitol și Informații de lansare. • Date actualizate și numere de versiune. • Îmbunătățiri minore ale Proiectare de sinteză Example figura în Proiectare de sinteză Example subiect.
2019.04.02	19.1		• Lansare inițială.

Istoricul revizuirilor documentelor pentru interfețele de memorie externă Intel Agilex FPGA IP Design Example Ghidul utilizatorului

Documente/Resurse

Intel UG-20219 Interfețe de memorie externă Intel Agilex FPGA IP Design Example [pdfGhid de utilizare UG-20219 Interfețe de memorie externă Intel Agilex FPGA IP Design Example, UG-20219, Interfețe de memorie externă Intel Agilex FPGA IP Design Example, Interfețe Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referințe

• Manual de utilizare