UG-20219 Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example

O vanjskim memorijskim sučeljima Intel® Agilexâ„¢ FPGA IP

Informacije o izdanju

IP verzije su iste kao Intel® Quartus® Prime Design Suite verzije softvera do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu shemu određivanja IP verzija. Broj sheme IP verzije (XYZ) mijenja se od jedne verzije softvera do druge. Promjena u:

• X označava veliku reviziju IP-a. Ako ažurirate svoj Intel Quartus Prime softver, morate ponovno generirati IP.
• Y označava da IP uključuje nove značajke. Ponovno generirajte svoj IP kako biste uključili ove nove značajke.
• Z označava da IP uključuje manje promjene. Ponovno generirajte svoj IP kako biste uključili ove promjene.
  

  Artikal	Opis
  IP verzija	2.4.2
  Intel Quartus Prime	21.2
  Datum izlaska	2021.06.21

Dizajn Example Kratki vodič za sučelja vanjske memorije Intel Agilex™ FPGA IP

Automatizirani dizajn nprample flow je dostupan za Intel Agilex™ vanjska memorijska sučelja. Generate Example Designs gumb na Example Dizajni kartica vam omogućuje da odredite i generirate sintezu i simulaciju dizajna nprample file skupove koje možete koristiti za provjeru valjanosti vašeg EMIF IP-a. Možete generirati dizajn nprampdatoteku koja odgovara Intelovom FPGA razvojnom kompletu ili za bilo koji EMIF IP koji generirate. Možete koristiti dizajn example kao pomoć vašoj evaluaciji ili kao početna točka za vaš vlastiti sustav.

Generalni dizajn Example Tijek rada

Izrada EMIF projekta

Za softver Intel Quartus Prime verzije 17.1 i novije, morate izraditi Intel Quartus Prime projekt prije generiranja EMIF IP-a i dizajna example.

1. Pokrenite softver Intel Quartus Prime i odaberite File ➤ Čarobnjak za novi projekt. Pritisnite Dalje. Dizajn Example Kratki vodič za sučelja vanjske memorije Intel Agilex™ FPGA IP
2. Navedite imenik ( ), naziv za projekt Intel Quartus Prime ( ) i naziv entiteta dizajna najviše razine ( ) koje želite stvoriti. Pritisnite Dalje.
3. Provjerite je li odabran Empty Project. Kliknite Dalje dva puta.
4. Pod Obitelj odaberite Intel Agilex.
5. Pod Filter naziva upišite broj dijela uređaja.
6. U odjeljku Dostupni uređaji odaberite odgovarajući uređaj.
7. Pritisnite Završi.

Generiranje i konfiguriranje EMIF IP-a

Sljedeći koraci ilustriraju kako generirati i konfigurirati EMIF IP. Ovaj vodič stvara DDR4 sučelje, ali su koraci slični za druge protokole. (Ovi koraci slijede tijek IP kataloga (samostalni); ako umjesto toga odlučite koristiti tijek Platform Designer (sustava), koraci su slični.)

1. U prozoru IP kataloga odaberite External Memory Interfaces Intel Agilex FPGA IP. (Ako prozor IP kataloga nije vidljiv, odaberite View ➤ IP katalog.)
2. U uređivaču IP parametara navedite naziv entiteta za EMIF IP (ime koje navedete ovdje postaje file ime za IP) i odredite direktorij. Pritisnite Stvori.
3. Uređivač parametara ima više kartica na kojima morate konfigurirati parametre kako bi odražavali vašu implementaciju EMIF-a.

Smjernice uređivača parametara Intel Agilex EMIF
Ova tema pruža smjernice visoke razine za parametriranje kartica u uređivaču IP parametara Intel Agilex EMIF.

Tablica 1. Smjernice uređivača parametara EMIF

Kartica uređivača parametara	Smjernice
General	Provjerite jesu li sljedeći parametri ispravno uneseni: • Razina brzine za uređaj. • Frekvencija takta memorije. • PLL referentna taktna frekvencija.
Memorija	• Pogledajte podatkovnu tablicu za svoj memorijski uređaj za unos parametara na Memorija tab. • Također biste trebali unijeti određenu lokaciju za pin ALERT#. (Odnosi se samo na DDR4 memorijski protokol.)
Mem I/O	• Za početna istraživanja projekta, možete koristiti zadane postavke na Mem I/O tab. • Za naprednu provjeru valjanosti dizajna, trebali biste izvesti simulaciju ploče da biste dobili optimalne postavke završetka.
FPGA I/O	• Za početna istraživanja projekta, možete koristiti zadane postavke na FPGA I/O tab. • Za naprednu provjeru valjanosti dizajna, trebali biste izvesti simulaciju ploče s povezanim IBIS modelima kako biste odabrali odgovarajuće I/O standarde.
Mem Timing	• Za početna istraživanja projekta, možete koristiti zadane postavke na Mem Timing tab. • Za naprednu provjeru valjanosti dizajna, trebali biste unijeti parametre u skladu s podacima o memorijskom uređaju.
Kontrolor	Postavite parametre regulatora prema željenoj konfiguraciji i ponašanju vašeg memorijskog kontrolera.
Dijagnostika	Možete koristiti parametre na Dijagnostika karticu za pomoć u testiranju i otklanjanju pogrešaka vašeg memorijskog sučelja.
Example Dizajni	The Example Dizajni kartica vam omogućuje generiranje dizajna nprampdatoteke za sintezu i simulaciju. Generirani dizajn nprample je potpuni EMIF sustav koji se sastoji od EMIF IP-a i upravljačkog programa koji generira nasumični promet za provjeru valjanosti memorijskog sučelja.

Za detaljne informacije o pojedinačnim parametrima, pogledajte odgovarajuće poglavlje za svoj memorijski protokol u korisničkom priručniku Intel Agilex FPGA IP sučelja vanjske memorije.

Generiranje EMIF dizajna koji se može sintetizirati Example

Za Intel Agilex razvojni komplet dovoljno je ostaviti većinu Intel Agilex EMIF IP postavki na zadanim vrijednostima. Za generiranje dizajna koji se može sintetizirati nprample, slijedite ove korake:

1. Na Exampna kartici Dizajni, provjerite je li okvir Sinteza označen.
   • Ako implementirate jedno sučelje nprample design, konfigurirajte EMIF IP i kliknite File➤ Spremi za spremanje trenutne postavke u IP varijantu korisnika file ( .ip).
     • Ako provodite exampdizajn s više sučelja, odredite broj IP-ova na željeni broj sučelja. Možete vidjeti ukupan broj EMIF ID-ova kao i odabrani broj IP-ova. Slijedite ove korake za konfiguraciju svakog sučelja:
   •  Odaberite Cal-IP za navođenje veze sučelja na IP za kalibraciju.
   • U skladu s tim konfigurirajte EMIF IP u svim karticama uređivača parametara.
   • Povratak na Example karticu Dizajn i kliknite Snimanje na željenom EMIF ID-u.
   • Ponovite korake od a do c za sve EMIF ID-ove.
   • Možete kliknuti gumb Izbriši da biste uklonili snimljene parametre i ponoviti korake od a do c da biste unijeli promjene u EMIF IP.
   • Klik File➤ Spremi za spremanje trenutne postavke u IP varijantu korisnika file ( .ip).
2. Pritisnite Generate Example Design u gornjem desnom kutu prozora.
3. Odredite direktorij za EMIF dizajn nprample i kliknite OK. Uspješno generiranje EMIF dizajna prample stvara sljedeće filepostaviti pod qii direktorij.
4. Klik File ➤ Izlaz za izlaz iz prozora IP Parameter Editor Pro. Sustav pita, Nedavne promjene nisu generirane. Generirati sada? Kliknite Ne za nastavak sljedećeg tijeka.
5. Za otvaranje exampdizajn, kliknite File ➤ Otvorite Projekt i idite na /ample_name>/qii/ed_synth.qpf i kliknite Otvori.
   Bilješka: Za informacije o sastavljanju i programiranju dizajna prample, odnosi se na
   Prevođenje i programiranje Intel Agilex EMIF dizajna Example.

Slika 4. Generirani dizajn koji se može sintetizirati, nprample File Struktura

Za informacije o izradi sustava s dva ili više vanjskih memorijskih sučelja, pogledajte Stvaranje dizajna Examps višestrukim EMIF sučeljima, u korisničkom priručniku za Intel Agilex FPGA IP sučelja vanjske memorije. Za informacije o otklanjanju pogrešaka s višestrukim sučeljima, pogledajte Omogućavanje EMIF Toolkit-a u postojećem dizajnu, u korisničkom vodiču za Intel Agilex FPGA IP sučelja vanjske memorije.

Bilješka: Ako ne označite potvrdni okvir Simulacija ili Sinteza, odredišni direktorij sadrži samo dizajn Platform Designera files, koje nije moguće kompajlirati izravno pomoću softvera Intel Quartus Prime, ali koje možete view ili uredite u Platform Designeru. U ovoj situaciji možete pokrenuti sljedeće naredbe za generiranje sinteze i simulacije file postavlja.

• Za kreiranje projekta koji se može kompajlirati, morate pokrenuti quartus_sh -t make_qii_design.tclscript u odredišnom direktoriju.
• Za izradu simulacijskog projekta morate pokrenuti skriptu quartus_sh -t make_sim_design.tcl u odredišnom direktoriju.

Bilješka: Ako ste generirali dizajn example i zatim ga promijenite u uređivaču parametara, morate ponovno generirati dizajn nprampda biste vidjeli kako su vaše promjene implementirane. Novogenerirani dizajn example ne prepisuje postojeći dizajn nprample files.

Generiranje EMIF dizajna Example za simulaciju

Za Intel Agilex razvojni komplet dovoljno je ostaviti većinu Intel Agilex EMIF IP postavki na zadanim vrijednostima. Za generiranje dizajna nprampdatoteke za simulaciju, slijedite ove korake:

1. Na Exampna kartici Dizajni, provjerite je li okvir Simulacija označen. Također odaberite potrebni simulacijski HDL format, Verilog ili VHDL.
2. Konfigurirajte EMIF IP i kliknite File ➤ Spremi za spremanje trenutne postavke u IP varijantu korisnika file ( .ip).
3. Pritisnite Generate Example Design u gornjem desnom kutu prozora.
4. Odredite direktorij za EMIF dizajn nprample i kliknite OK. Uspješno generiranje EMIF dizajna prample stvara višestruke file setovi za razne podržane simulatore, u direktoriju sim/ed_sim.
5. Klik File ➤ Izlaz za izlaz iz prozora IP Parameter Editor Pro. Sustav pita, Nedavne promjene nisu generirane. Generirati sada? Kliknite Ne za nastavak sljedećeg tijeka.

Dizajn generirane simulacije Example File Struktura

Bilješka: Vanjska memorijska sučelja Intel Agilex FPGA IP trenutno podržavaju samo VCS, ModelSim/QuestaSim i Xcelium simulatore. Dodatna podrška za simulator planirana je u budućim izdanjima.

Bilješka: Ako ne označite potvrdni okvir Simulacija ili Sinteza, odredišni direktorij sadrži samo dizajn Platform Designera files, koje nije moguće kompajlirati izravno pomoću softvera Intel Quartus Prime, ali koje možete view ili uredite u Platform Designeru. U ovoj situaciji možete pokrenuti sljedeće naredbe za generiranje sinteze i simulacije file postavlja.

• Za stvaranje projekta koji se može kompajlirati, morate pokrenuti skriptu quartus_sh -t make_qii_design.tcl u odredišnom direktoriju.
• Za izradu simulacijskog projekta morate pokrenuti skriptu quartus_sh -t make_sim_design.tcl u odredišnom direktoriju.

Bilješka: Ako ste generirali dizajn example i zatim ga promijenite u uređivaču parametara, morate ponovno generirati dizajn nprampda biste vidjeli kako su vaše promjene implementirane. Novogenerirani dizajn example ne prepisuje postojeći dizajn nprample files.

Simulacija nasuprot hardverskoj implementaciji
Za simulaciju sučelja vanjske memorije možete odabrati preskakanje kalibracije ili potpunu kalibraciju na kartici Dijagnostika tijekom generiranja IP-a.

EMIF simulacijski modeli
Ova tablica uspoređuje karakteristike modela kalibracije s preskakanjem i potpune kalibracije.

Tablica 2. EMIF simulacijski modeli: preskakanje kalibracije u odnosu na potpunu kalibraciju

Preskoči kalibraciju	Potpuna kalibracija
Simulacija na razini sustava s fokusom na korisničku logiku.	Simulacija memorijskog sučelja s fokusom na kalibraciju.
Pojedinosti kalibracije nisu zabilježene.	Hvata sve stages kalibracije.
Ima sposobnost pohranjivanja i dohvaćanja podataka.	Uključuje izravnavanje, iskrivljenje po bitu, itd.
Predstavlja točnu učinkovitost.
Ne uzima u obzir nagnutost ploče.

RTL simulacija nasuprot hardverskoj implementaciji
Ova tablica ističe ključne razlike između EMIF simulacije i hardverske implementacije.

Tablica 3. EMIF RTL simulacija u odnosu na hardversku implementaciju

RTL simulacija	Implementacija hardvera
Nios® kod za inicijalizaciju i kalibraciju izvode se paralelno.	Nios inicijalizacija i kalibracijski kod izvršavaju se sekvencijalno.
Sučelja istovremeno potvrđuju signal cal_done u simulaciji.	Operacije montera određuju redoslijed kalibracije, a sučelja ne potvrđuju cal_done istovremeno.

Trebali biste pokrenuti RTL simulacije na temelju obrazaca prometa za aplikaciju vašeg dizajna. Imajte na umu da RTL simulacija ne modelira odgode praćenja PCB-a što može uzrokovati odstupanje u latenciji između RTL simulacije i hardverske implementacije.

 Simulacija IP sučelja vanjske memorije s ModelSimom
Ovaj postupak pokazuje kako simulirati dizajn EMIF nprample.

1. Pokrenite softver Mentor Graphics* ModelSim i odaberite File ➤ Promjena imenika. Dođite do direktorija sim/ed_sim/mentor unutar generiranog dizajna nprampmapa le.
2. Provjerite je li prozor transkripta prikazan na dnu zaslona. Ako prozor Transkript nije vidljiv, prikažite ga klikom View ➤ Prijepis.
3. U prozoru transkripta pokrenite izvor msim_setup.tcl.
4. Nakon što izvorni msim_setup.tcl završi s radom, pokrenite ld_debug u prozoru transkripta.
5. Nakon što ld_debug završi s radom, provjerite je li prikazan prozor Objekti. Ako prozor Objekti nije vidljiv, prikažite ga klikom View ➤ Objekti.
6. U prozoru Objekti odaberite signale koje želite simulirati desnim klikom miša i odabirom Dodaj val.
7. Nakon što završite s odabirom signala za simulaciju, izvršite run -all u prozoru transkripta. Simulacija traje dok se ne završi.
8. Ako simulacija nije vidljiva, kliknite View ➤ Mahnite.

Položaj igle za Intel Agilex EMIF IP
Ova tema pruža smjernice za postavljanje pribadače.

Nadview
Intel Agilex FPGA imaju sljedeću strukturu:

• Svaki uređaj sadrži do 8 I/O banaka.
• Svaka I/O banka sadrži 2 pod-I/O banke.
• Svaka pod-I/O banka sadrži 4 staze.
• Svaka traka sadrži 12 I/O (GPIO) pinova opće namjene.

Opće smjernice za pribadače
Sljedeće su opće smjernice za pribadače.

Bilješka: Za detaljnije informacije o pinu pogledajte odjeljak Intel Agilex FPGA EMIF IP Pin i planiranje resursa u poglavlju koje se odnosi na protokol za vaš protokol vanjske memorije, u Korisničkom priručniku za Intel Agilex FPGA IP sučelja vanjske memorije.

• Osigurajte da se pinovi za dano vanjsko memorijsko sučelje nalaze unutar istog I/O retka.
• Sučelja koja obuhvaćaju više banaka moraju ispunjavati sljedeće zahtjeve:
  •  Obale moraju biti jedna uz drugu. Za informacije o susjednim bankama, pogledajte temu EMIF Architecture: I/O Bank u korisničkom priručniku za vanjska memorijska sučelja Intel Agilex FPGA IP.
•  Sve adrese i naredbe te pridruženi pinovi moraju se nalaziti unutar jedne podbanke.
• Adresni i naredbeni i podatkovni pinovi mogu dijeliti podbanku pod sljedećim uvjetima:
  • Adresni, naredbeni i podatkovni pinovi ne mogu dijeliti I/O traku.
  • Samo neiskorištena I/O traka u adresi i banci naredbi može sadržavati pinove podataka.

Tablica 4. Opća ograničenja pinova

Vrsta signala	Ograničenje
Data Strobe	Svi signali koji pripadaju DQ grupi moraju se nalaziti u istoj I/O traci.
Podaci	Povezani DQ pinovi moraju se nalaziti u istoj I/O traci. Za protokole koji ne podržavaju dvosmjerne podatkovne linije, signale za čitanje treba grupirati odvojeno od signala za pisanje.
Adresa i naredba	Adresni i naredbeni pinovi moraju se nalaziti na unaprijed definiranim lokacijama unutar I/O podbanke.

Bilješka: Za detaljnije informacije o pinu pogledajte odjeljak Intel Agilex FPGA EMIF IP Pin i planiranje resursa u poglavlju koje se odnosi na protokol za vaš protokol vanjske memorije, u Korisničkom priručniku za Intel Agilex FPGA IP sučelja vanjske memorije.

• Osigurajte da se pinovi za dano vanjsko memorijsko sučelje nalaze unutar istog I/O retka.
• Sučelja koja obuhvaćaju više banaka moraju ispunjavati sljedeće zahtjeve:
  • Obale moraju biti jedna uz drugu. Za informacije o susjednim bankama, pogledajte temu EMIF Architecture: I/O Bank u korisničkom priručniku za vanjska memorijska sučelja Intel Agilex FPGA IP.
• Sve adrese i naredbe te pridruženi pinovi moraju se nalaziti unutar jedne podbanke.
• Adresni i naredbeni i podatkovni pinovi mogu dijeliti podbanku pod sljedećim uvjetima:
  • Adresni, naredbeni i podatkovni pinovi ne mogu dijeliti I/O traku.
  • Samo neiskorištena I/O traka u adresi i banci naredbi može sadržavati pinove podataka.

Generiranje dizajna Example s opcijom konfiguracije TG

Generirani EMIF dizajn nprample uključuje blok generatora prometa (TG). Prema zadanim postavkama, dizajn example koristi jednostavan TG blok (altera_tg_avl) koji se može resetirati samo kako bi se ponovno pokrenuo tvrdo kodirani obrazac prometa. Ako je potrebno, možete odlučiti omogućiti generator prometa koji se može konfigurirati (TG2). U konfigurabilnom generatoru prometa (TG2) (altera_tg_avl_2), možete konfigurirati obrazac prometa u stvarnom vremenu putem kontrolnih registara—što znači da ne morate ponovno kompajlirati dizajn da biste promijenili ili ponovno pokrenuli obrazac prometa. Ovaj generator prometa pruža finu kontrolu nad vrstom prometa koji šalje na EMIF kontrolno sučelje. Dodatno, pruža statusne registre koji sadrže detaljne informacije o kvaru.

Omogućavanje generatora prometa u dizajnu Nprample

Generator prometa koji se može konfigurirati možete omogućiti na kartici Dijagnostika u uređivaču parametara EMIF. Kako biste omogućili konfigurabilni generator prometa, uključite Koristi konfigurabilni Avalon generator prometa 2.0 na kartici Dijagnostika.

Slika 6.

• Možete odlučiti onemogućiti zadani uzorak prometa stage ili korisnički konfigurirani promet stage, ali morate imati barem jedan stage omogućeno. Za informacije o ovim stages, pogledajte Zadani obrazac prometa i korisnički konfigurirani obrazac prometa u korisničkom priručniku za Intel Agilex FPGA IP sučelja vanjske memorije.
• Parametar trajanja testa TG2 primjenjuje se samo na zadani obrazac prometa. Možete odabrati kratko, srednje ili beskonačno trajanje testa.
• možete odabrati bilo koju od dvije vrijednosti za parametar TG2 Configuration Interface Mode:
  • JTAG: Omogućuje korištenje GUI-ja u konzoli sustava. Za više informacija pogledajte Konfiguracijsko sučelje generatora prometa u korisničkom priručniku za Intel Agilex FPGA IP sučelja vanjske memorije.
  • Izvoz: Omogućuje upotrebu prilagođene RTL logike za kontrolu obrasca prometa.

Korištenje Design Examps alatom EMIF Debug Toolkit

Prije pokretanja EMIF Debug Toolkit, provjerite jeste li konfigurirali svoj uređaj s programiranjem file koji ima omogućen EMIF Debug Toolkit. Da biste pokrenuli EMIF Debug Toolkit, slijedite ove korake:

1. U softveru Intel Quartus Prime otvorite System Console odabirom Tools ➤ System Debugging Tools ➤ System Console.
2. [Preskočite ovaj korak ako je vaš projekt već otvoren u softveru Intel Quartus Prime.] U konzoli sustava učitajte SRAM objekt file (.sof) s kojim ste programirali ploču (kako je opisano u Prerequisites for Using EMIF Debug Toolkit, u External Memory Interfaces Intel Agilex FPGA IP User Guide).
3. Odaberite instance za otklanjanje pogrešaka.
4. Odaberite EMIF Calibration Debug Toolkit za otklanjanje pogrešaka EMIF kalibracije, kao što je opisano u Generiranju primjera dizajnaample s opcijom otklanjanja pogrešaka kalibracije. Alternativno, odaberite EMIF TG Configuration Toolkit za otklanjanje pogrešaka generatora prometa, kao što je opisano u Generiranju dizajna Example s opcijom konfiguracije TG.
5. Pritisnite Open Toolkit da otvorite glavni view alata EMIF Debug Toolkit.
6. Ako postoji više EMIF instanci u programiranom dizajnu, odaberite stupac (put do JTAG master) i ID memorijskog sučelja EMIF instance za koju treba aktivirati set alata.
7. Kliknite Aktiviraj sučelje kako biste alatu omogućili čitanje parametara sučelja i statusa kalibracije.
8. Morate debugirati jedno po jedno sučelje; stoga, da biste se povezali s drugim sučeljem u dizajnu, prvo morate deaktivirati trenutno sučelje.

Sljedeće su prampdatoteke izvješća iz EMIF Calibration Debug Toolkit i EMIF TG Configuration Toolkit:, redom.

Bilješka: Za detalje o otklanjanju pogrešaka kalibracije, pogledajte Debugging with External Memory Interface Debug Toolkit, u External Memory Interfaces Intel Agilex FPGA IP User Guide.

Bilješka: Za pojedinosti o otklanjanju pogrešaka generatora prometa pogledajte korisničko sučelje konfiguracije generatora prometa u korisničkom priručniku Intel Agilex FPGA IP sučelja vanjske memorije.

Dizajn Example Opis za sučelja vanjske memorije Intel Agilex FPGA IP

Kada parametrirate i generirate svoj EMIF IP, možete odrediti da sustav kreira direktorije za simulaciju i sintezu file postavlja i generirajte file postavlja automatski. Ako odaberete Simulacija ili Sinteza pod Example Dizajn Files na Exampna kartici Dizajni, sustav stvara kompletnu simulaciju file set ili potpuna sinteza file set, u skladu s vašim odabirom.

Dizajn sinteze Example
Dizajn sinteze nprample sadrži glavne blokove prikazane na donjoj slici.

• Generator prometa, koji je Avalon®-MM exampdrajver koji implementira pseudoslučajni uzorak čitanja i pisanja na parametrizirani broj adresa. Generator prometa također nadzire podatke očitane iz memorije kako bi osigurao da se podudaraju s pisanim podacima i u suprotnom potvrđuje grešku.
• Instanca memorijskog sučelja, koja uključuje:
  • Memorijski kontroler koji moderira između Avalon-MM sučelja i AFI sučelja.
  • PHY, koji služi kao sučelje između memorijskog kontrolera i vanjskih memorijskih uređaja za izvođenje operacija čitanja i pisanja.

Slika 7. Dizajn sinteze Nprample

Bilješka: Ako je jedan ili više parametara načina dijeljenja PLL-a, načina dijeljenja DLL-a ili načina dijeljenja OCT-a postavljeno na bilo koju vrijednost osim Bez dijeljenja, dizajn sinteze npr.ample će sadržavati dvije instance generatora prometa/memorijskog sučelja. Dvije instance generatora prometa/memorijskog sučelja povezane su samo zajedničkim PLL/DLL/OCT vezama kako je definirano postavkama parametara. Instance generatora prometa/memorijskog sučelja pokazuju kako možete napraviti takve veze u vlastitim dizajnima.

Dizajn simulacije Example
Dizajn simulacije nprample sadrži glavne blokove prikazane na sljedećoj slici.

• Primjer dizajna sinteze nprample. Kao što je opisano u prethodnom odjeljku, dizajn sinteze nprampsadrži generator prometa, kalibracijsku komponentu i instancu memorijskog sučelja. Ovi blokovi zadani su za apstraktne modele simulacije gdje je to prikladno za brzu simulaciju.
• Model memorije, koji djeluje kao generički model koji se pridržava specifikacija memorijskog protokola. Dobavljači memorije često daju simulacijske modele za svoje specifične memorijske komponente koje možete preuzeti s njihove stranice webstranice.
• Provjera statusa, koja nadzire statusne signale s IP sučelja vanjske memorije i generatora prometa, kako bi signalizirala sveukupno prolazno ili neuspješno stanje.

Slika 10. Dizajn simulacije Nprample

ExampKartica sučelja dizajna
Uređivač parametara uključuje Example Dizajni kartica koja vam omogućuje parametriranje i generiranje vašeg dizajna npramples.

Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example Arhiva korisničkog priručnika

IP verzije su iste kao i verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP-ovi imaju novu shemu određivanja verzija IP-a. Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

IP Core verzija	Upute za korištenje
2.4.0	Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example Arhiva korisničkog priručnika
2.3.0	Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example Arhiva korisničkog priručnika
2.3.0	Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example Arhiva korisničkog priručnika
2.1.0	Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example Arhiva korisničkog priručnika
19.3	Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example Arhiva korisničkog priručnika

Povijest revizija dokumenta za sučelja vanjske memorije Intel Agilex FPGA IP Design Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.06.21	21.2	2.4.2	u Dizajn Example Quick Start poglavlje: • Dodana bilješka u Prevođenje i programiranje Intel Agilex EMIF dizajna Example tema. • Izmijenjen je naslov Generiranje dizajna Example s opcijom otklanjanja pogrešaka kalibracije tema. • Dodano je Generiranje dizajna Example s opcijom konfiguracije TG i Omogućavanje generatora prometa u dizajnu Nprample temama. • Izmijenjeni su koraci 2, 3 i 4, ažurirano nekoliko slika i dodana bilješka u Korištenje Design Examps alatom EMIF Debug Toolkit tema.
2021.03.29	21.1	2.4.0	u Dizajn Example Quick Start poglavlje: • Dodana bilješka u Generiranje EMIF dizajna koji se može sintetizirati Example i Generiranje EMIF dizajna Example za simulaciju temama. • Ažurirano je File Dijagram strukture u Generiranje EMIF dizajna Example za simulaciju tema.
2020.12.14	20.4	2.3.0	u Dizajn Example Quick Start poglavlju izvršio sljedeće izmjene: • Ažurirano je Generiranje EMIF dizajna koji se može sintetizirati Example tema za uključivanje multi-EMIF dizajna. • Ažurirana slika za korak 3, u Generiranje EMIF dizajna Example za simulaciju tema.
2020.10.05	20.3	2.3.0	u Dizajn Example Quick Start Guide poglavlju izvršio sljedeće izmjene: • Ulaz Izrada EMIF projekta, ažurirao je sliku u 6. koraku. • Ulaz Generiranje EMIF dizajna koji se može sintetizirati Example, ažurirao je sliku u 3. koraku. • Ulaz Generiranje EMIF dizajna Example za simulaciju, ažurirao je sliku u 3. koraku. • Ulaz Simulacija nasuprot hardverskoj implementaciji, ispravio manju tipfeleru u drugoj tablici. • Ulaz Korištenje Design Examps alatom EMIF Debug Toolkit, izmijenjeni korak 6, dodani koraci 7 i 8.
nastavak…

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2020.04.13	20.1	2.1.0	• U Oko poglavlju, izmijenio tablicu u Informacije o izdanju tema. • U Dizajn Example Quick Start Guide poglavlje: — Izmijenjeni korak 7 i povezana slika, u Generiranje EMIF dizajna koji se može sintetizirati Example tema. — Izmijenio Generiranje dizajna Example s opcijom otklanjanja pogrešaka tema. — Izmijenio Korištenje Design Examps alatom EMIF Debug Toolkit tema.
2019.12.16	19.4	2.0.0	• U Dizajn Example Quick Start poglavlje: — Ažurirana je ilustracija u 6. koraku Izrada EMIF projekta tema. — Ažurirana je ilustracija u 4. koraku Generiranje EMIF dizajna koji se može sintetizirati Example tema. — Ažurirana je ilustracija u 4. koraku Generiranje EMIF dizajna Example za simulaciju tema. — Izmijenjeni korak 5 u Generiranje EMIF dizajna Example za simulaciju tema. — Izmijenio Opće smjernice za pribadače i Susjedne banke odjeljcima Položaj igle za Intel Agilex EMIF IP tema.
2019.10.18	19.3		• U Izrada EMIF projekta temu, ažurirao sliku točkom 6. • U Generiranje i konfiguriranje EMIF IP-a tema, ažurirao je sliku s 1. korakom. • U tablici u Smjernice uređivača parametara Intel Agilex EMIF tema, promijenio opis za Odbor tab. • U Generiranje EMIF dizajna koji se može sintetizirati Example i Generiranje EMIF dizajna Example za simulaciju teme, ažurirali su sliku u 3. koraku svake teme. • U Generiranje EMIF dizajna Example za simulaciju tema, ažurirana Dizajn generirane simulacije Example File Struktura sliku i izmijenio bilješku koja slijedi nakon slike. • U Generiranje EMIF dizajna koji se može sintetizirati Example tema, dodao je korak i sliku za više sučelja.
2019.07.31	19.2	1.2.0	• Dodano O sučeljima vanjske memorije Intel Agilex FPGA IP poglavlje i Informacije o izdanju. • Ažurirani datumi i brojevi verzija. • Manje poboljšanje na Dizajn sinteze Example lik u Dizajn sinteze Example tema.
2019.04.02	19.1		• Prvo izdanje.

Povijest revizija dokumenta za sučelja vanjske memorije Intel Agilex FPGA IP Design Example Korisnički priručnik

Dokumenti / Resursi

intel UG-20219 Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example [pdf] Korisnički priručnik UG-20219 Vanjska memorijska sučelja Intel Agilex FPGA IP dizajn Example, UG-20219, sučelja vanjske memorije Intel Agilex FPGA IP dizajn Example, sučelja Intel Agilex FPGA IP dizajn Example, Agilex FPGA IP dizajn Example

Reference

• korisnički priručnik