Antarmuka Memori Eksternal UG-20219 Intel Agilex FPGA IP Design Example

Babagan Antarmuka Memori Eksternal Intel® Agilex™ FPGA IP

Rilis Informasi

Versi IP padha karo versi piranti lunak Intel® Quartus® Prime Design Suite nganti v19.1. Saka piranti lunak Intel Quartus Prime Design Suite versi 19.2 utawa luwih anyar, inti IP duwe skema versi IP anyar. Nomer skema versi IP (XYZ) diganti saka siji versi piranti lunak menyang versi liyane. Owah-owahan ing:

• X nuduhake revisi utama IP. Yen sampeyan nganyari piranti lunak Intel Quartus Prime, sampeyan kudu nggawe maneh IP.
• Y nuduhake IP kalebu fitur anyar. Gawe maneh IP sampeyan kanggo nyakup fitur-fitur anyar iki.
• Z nuduhake IP kalebu owah-owahan cilik. Gawe maneh IP sampeyan kanggo nyakup owah-owahan kasebut.
  

  Item	Katrangan
  Versi IP	2.4.2
  Intel Quartus Prime	21.2
  Tanggal Rilis	2021.06.21

Desain ExampPandhuan Mulai Cepet kanggo Antarmuka Memori Eksternal Intel Agilex™ FPGA IP

Desain otomatis exampAliran kasedhiya kanggo antarmuka memori eksternal Intel Agilex™. The Generate Example tombol Designs ing Example Designs tab ngijini sampeyan kanggo nemtokake lan generate sintesis lan simulasi desain example file set sing bisa digunakake kanggo validasi IP EMIF sampeyan. Sampeyan bisa generate ex desainample sing cocog karo kit pembangunan Intel FPGA, utawa kanggo sembarang IP EMIF sing generate. Sampeyan bisa nggunakake ex desainample kanggo mbantu evaluasi, utawa minangka titik wiwitan kanggo sistem sampeyan dhewe.

Desain Umum Example Workflows

Nggawe Proyek EMIF

Kanggo piranti lunak Intel Quartus Prime versi 17.1 lan luwih anyar, sampeyan kudu nggawe proyek Intel Quartus Prime sadurunge nggawe IP EMIF lan desain ex.ample.

1. Bukak piranti lunak Intel Quartus Prime banjur pilih File ➤ Tuntunan Proyek Anyar. Klik Sabanjure. Desain ExampPandhuan Mulai Cepet kanggo Antarmuka Memori Eksternal Intel Agilex™ FPGA IP
2. Tentukan direktori ( ), jeneng kanggo proyek Intel Quartus Prime ( ), lan jeneng entitas desain tingkat paling dhuwur ( ) sing pengin digawe. Klik Sabanjure.
3. Priksa manawa Proyek Kosong dipilih. Klik Sabanjure kaping pindho.
4. Ing Family, pilih Intel Agilex.
5. Ing Filter jeneng, ketik nomer bagean piranti.
6. Ing Piranti sing kasedhiya, pilih piranti sing cocog.
7. Klik Rampung.

Ngasilake lan Konfigurasi IP EMIF

Langkah-langkah ing ngisor iki nggambarake carane nggawe lan ngatur IP EMIF. Walkthrough iki nggawe antarmuka DDR4, nanging langkah-langkah padha kanggo protokol liyane. (Langkah-langkah iki tindakake aliran IP Catalog (mandheg); yen sampeyan milih nggunakake aliran Platform Designer (sistem), langkah-langkah kasebut padha.)

1. Ing jendhela IP Catalog, pilih External Memory Interfaces Intel Agilex FPGA IP. (Yen jendhela Katalog IP ora katon, pilih View ➤ Katalog IP.)
2. Ing Editor Parameter IP, wenehake jeneng entitas kanggo IP EMIF (jeneng sing sampeyan wenehake ing kene dadi file jeneng kanggo IP) lan nemtokake direktori. Klik Nggawe.
3. Editor parameter duwe sawetara tab ing ngendi sampeyan kudu ngatur paramèter kanggo nggambarake implementasi EMIF.

Pedoman Editor Parameter Intel Agilex EMIF
Topik iki menehi panuntun dhumateng tingkat dhuwur kanggo parameterizing tab ing editor parameter IP Intel Agilex EMIF.

Tabel 1. Pedoman Editor Parameter EMIF

Tab Editor Parameter	Pedoman
Umum	Priksa manawa paramèter ing ngisor iki diketik kanthi bener: • Kelas kacepetan kanggo piranti. • Frekuensi jam memori. • Frekuensi jam referensi PLL.
Memori	• Deleng lembar data kanggo piranti memori kanggo ngetik paramèter ing Memori tab. • Sampeyan uga kudu ngetik lokasi tartamtu kanggo ALERT# pin. (Mung ditrapake kanggo protokol memori DDR4.)
Mem I/O	• Kanggo investigasi proyek dhisikan, sampeyan bisa nggunakake setelan gawan ing Mem I/O tab. • Kanggo validasi desain majeng, sampeyan kudu nindakake simulasi Papan kanggo niru setelan mandap optimal.
FPGA I/O	• Kanggo investigasi proyek dhisikan, sampeyan bisa nggunakake setelan gawan ing FPGA I/O tab. • Kanggo validasi desain majeng, sampeyan kudu nindakake simulasi Papan karo model IBIS gadhah kanggo milih cocok / standar O.
Mem Timing	• Kanggo investigasi proyek dhisikan, sampeyan bisa nggunakake setelan gawan ing Mem Timing tab. • Kanggo validasi desain majeng, sampeyan kudu ngetik paramèter miturut sheet data piranti memori.
Pengontrol	Setel paramèter pengontrol miturut konfigurasi lan prilaku sing dikarepake kanggo pengontrol memori.
Diagnostik	Sampeyan bisa nggunakake paramèter ing Diagnostik tab kanggo mbantu nguji lan debugging antarmuka memori.
Example Designs	Ing Example Designs tab ngijini sampeyan generate desain examples kanggo sintesis lan kanggo simulasi. Desain sing digawe example iku sistem EMIF lengkap dumadi saka EMIF IP lan driver sing ngasilake lalu lintas acak kanggo ngesyahke antarmuka memori.

Kanggo informasi rinci babagan paramèter individu, waca bab cocok kanggo protokol memori ing External Memory Interfaces Intel Agilex FPGA IP User Guide.

Ngasilake Desain EMIF sing Bisa Disintesis Example

Kanggo kit pangembangan Intel Agilex, cukup kanggo ninggalake setelan IP Intel Agilex EMIF ing nilai standar. Kanggo ngasilake desain sing bisa disintesis example, tindakake langkah iki:

1. Ing Example Designs tab, mesthekake yen kothak Sintesis wis dicenthang.
   • Yen sampeyan ngleksanakake antarmuka siji example desain, ngatur IP EMIF lan klik File➤ Simpen kanggo nyimpen setelan saiki menyang variasi IP pangguna file ( .ip).
     • Yen sampeyan ngleksanakake mantanample desain karo sawetara antarmuka, nemtokake Jumlah IP kanggo nomer antarmuka sing dipengini. Sampeyan bisa ndeleng jumlah total ID EMIF padha karo Jumlah IP sing dipilih. Tindakake langkah iki kanggo ngatur saben antarmuka:
   •  Pilih Cal-IP kanggo nemtokake sambungan antarmuka menyang IP Kalibrasi.
   • Konfigurasi IP EMIF ing kabeh Tab Editor Parameter.
   • Bali menyang Examptab Desain lan klik Jupuk ing ID EMIF sing dikarepake.
   • Baleni langkah a nganti c kanggo kabeh ID EMIF.
   • Sampeyan bisa ngeklik tombol Clear kanggo mbusak paramèter sing dijupuk lan mbaleni langkah a nganti c kanggo owah-owahan ing IP EMIF.
   • Klik File➤ Simpen kanggo nyimpen setelan saiki menyang variasi IP pangguna file ( .ip).
2. Klik Generate Example Desain ing pojok tengen ndhuwur jendhela.
3. Nemtokake direktori kanggo desain EMIF example lan klik OK. Generasi sukses saka desain EMIF example nggawe ing ngisor iki filedisetel ing direktori qii.
4. Klik File ➤ Metu kanggo metu saka jendhela IP Parameter Editor Pro. Sistem njaluk, Owah-owahan paling anyar durung digawe. Generate saiki? Klik Ora kanggo nerusake aliran sabanjure.
5. Kanggo mbukak mantanample desain, klik File ➤ Bukak Project, banjur navigasi menyang /ample_name>/qii/ed_synth.qpf banjur klik Open.
   Cathetan: Kanggo informasi babagan nyusun lan program desain example, deleng
   Kompilasi lan Pemrograman Intel Agilex EMIF Design Example.

Gambar 4. Dihasilake Desain Synthesizable Example File Struktur

Kanggo informasi babagan mbangun sistem karo loro utawa luwih antarmuka memori external, deleng Nggawe Design Example karo Multiple EMIF Interfaces, ing External Memory Interfaces Intel Agilex FPGA IP User Guide. Kanggo informasi babagan debugging macem-macem antarmuka, waca Ngaktifake Toolkit EMIF ing Desain sing Ana, ing Antarmuka Memori Eksternal Intel Agilex FPGA IP User Guide.

Cathetan: Yen sampeyan ora milih kothak centhang Simulasi utawa Sintesis, direktori tujuan mung ngemot desain Desainer Platform files, kang ora compilable dening piranti lunak Intel Quartus Prime langsung, nanging sampeyan bisa view utawa ngowahi ing Desainer Platform. Ing kahanan iki sampeyan bisa mbukak printah ing ngisor iki kanggo generate sintesis lan simulasi file mranata.

• Kanggo nggawe project compilable, sampeyan kudu mbukak quartus_sh -t make_qii_design.tclscript ing direktori tujuan.
• Kanggo nggawe proyek simulasi, sampeyan kudu mbukak script quartus_sh -t make_sim_design.tcl ing direktori tujuan.

Cathetan: Yen sampeyan wis nggawe desain example lan banjur owah-owahan ing editor parameter, sampeyan kudu regenerate ex desainample kanggo ndeleng owah-owahan Panjenengan dipun ginakaken. Desain sing mentas digawe example ora nimpa ex desain anaample files.

Ngasilake EMIF Design Example kanggo Simulasi

Kanggo kit pangembangan Intel Agilex, cukup kanggo ninggalake setelan IP Intel Agilex EMIF ing nilai standar. Kanggo ngasilake desain exampKanggo simulasi, tindakake langkah iki:

1. Ing Example tab Designs, mesthekake yen kothak Simulasi wis dicenthang. Pilih uga format Simulasi HDL sing dibutuhake, Verilog utawa VHDL.
2. Konfigurasi IP EMIF banjur klik File ➤ Simpen kanggo nyimpen setelan saiki menyang variasi IP pangguna file ( .ip).
3. Klik Generate Example Desain ing pojok tengen ndhuwur jendhela.
4. Nemtokake direktori kanggo desain EMIF example lan klik OK. Generasi sukses saka desain EMIF example nggawe macem-macem file set kanggo macem-macem simulator didhukung, ing sim / direktori ed_sim.
5. Klik File ➤ Metu kanggo metu saka jendhela IP Parameter Editor Pro. Sistem njaluk, Owah-owahan paling anyar durung digawe. Generate saiki? Klik Ora kanggo nerusake aliran sabanjure.

Dihasilake Simulasi Design Example File Struktur

Cathetan: Antarmuka Memori Eksternal Intel Agilex FPGA IP saiki mung ndhukung simulator VCS, ModelSim/QuestaSim, lan Xcelium. Dhukungan simulator tambahan direncanakake ing rilis mangsa ngarep.

Cathetan: Yen sampeyan ora milih kothak centhang Simulasi utawa Sintesis, direktori tujuan mung ngemot desain Desainer Platform files, kang ora compilable dening piranti lunak Intel Quartus Prime langsung, nanging sampeyan bisa view utawa ngowahi ing Desainer Platform. Ing kahanan iki sampeyan bisa mbukak printah ing ngisor iki kanggo generate sintesis lan simulasi file mranata.

• Kanggo nggawe project compilable, sampeyan kudu mbukak script quartus_sh -t make_qii_design.tcl ing direktori tujuan.
• Kanggo nggawe proyek simulasi, sampeyan kudu mbukak script quartus_sh -t make_sim_design.tcl ing direktori tujuan.

Cathetan: Yen sampeyan wis nggawe desain example lan banjur owah-owahan ing editor parameter, sampeyan kudu regenerate ex desainample kanggo ndeleng owah-owahan Panjenengan dipun ginakaken. Desain sing mentas digawe example ora nimpa ex desain anaample files.

Simulasi Versus Implementasi Hardware
Kanggo simulasi antarmuka memori external, sampeyan bisa milih salah siji skip kalibrasi utawa kalibrasi lengkap ing tab Diagnostics sak generasi IP.

Model Simulasi EMIF
Tabel iki mbandhingake karakteristik kalibrasi skip lan model kalibrasi lengkap.

Tabel 2. Model Simulasi EMIF: Skip Kalibrasi versus Kalibrasi Lengkap

Skip Kalibrasi	Kalibrasi Lengkap
Simulasi tingkat sistem fokus ing logika pangguna.	Simulasi antarmuka memori fokus ing kalibrasi.
Rincian kalibrasi ora dijupuk.	Njupuk kabeh stages saka kalibrasi.
Nduwe kemampuan kanggo nyimpen lan njupuk data.	Kalebu leveling, per-bit deskew, lsp.
Makili efisiensi akurat.
Ora nganggep papan miring.

Simulasi RTL Versus Implementasi Perangkat Keras
Tabel iki nyorot prabédan utama antarane simulasi EMIF lan implementasi hardware.

Tabel 3. Simulasi EMIF RTL Versus Implementasi Hardware

Simulasi RTL	Implementasi Hardware
Inisialisasi lan kode kalibrasi Nios® dieksekusi kanthi paralel.	Nios initialization lan kode kalibrasi kaleksanan sequentially.
Antarmuka negesake sinyal cal_done bebarengan ing simulasi.	Operasi fitter nemtokake urutan kalibrasi, lan antarmuka ora negesake cal_done bebarengan.

Sampeyan kudu mbukak simulasi RTL adhedhasar pola lalu lintas kanggo aplikasi desain sampeyan. Elinga yen simulasi RTL ora model PCB telat tilak sing bisa nimbulaké bedo ing latensi antarane simulasi RTL lan implementasine hardware.

 Simulating External Memory Interface IP Kanthi ModelSim
Prosedur iki nuduhake carane simulasi ex desain EMIFample.

1. Bukak piranti lunak Mentor Graphics* ModelSim banjur pilih File ➤ Ganti Direktori. Navigasi menyang direktori sim / ed_sim / mentor ing ex desain sing digaweampfolder kasebut.
2. Verifikasi yen jendhela Transkrip ditampilake ing sisih ngisor layar. Yen jendhela Transkrip ora katon, tampilake kanthi ngeklik View ➤ Transkrip.
3. Ing jendhela Transcript, mbukak sumber msim_setup.tcl.
4. Sawise sumber msim_setup.tcl rampung mlaku, mbukak ld_debug ing jendhela Transcript.
5. Sawise ld_debug rampung mlaku, verifikasi yen jendhela Obyek ditampilake. Yen jendhela Obyek ora katon, tampilake kanthi ngeklik View ➤ Obyek.
6. Ing jendhela Obyek, pilih sinyal sing pengin disimulasikan kanthi ngeklik tengen banjur pilih Tambah Gelombang.
7. Sawise sampeyan rampung milih sinyal kanggo simulasi, nglakokake run -all ing jendhela Transkrip. Simulasi mlaku nganti rampung.
8. Yen simulasi ora katon, klik View ➤ Ombak.

Pin Placement kanggo Intel Agilex EMIF IP
Topik iki menehi pedoman kanggo panggonan pin.

Swaraview
FPGA Intel Agilex duwe struktur ing ngisor iki:

• Saben piranti ngemot nganti 8 bank I/O.
• Saben bank I/O ngemot 2 bank sub-I/O.
• Saben bank sub-I/O ngemot 4 jalur.
• Saben jalur ngemot 12 pin I/O (GPIO) tujuan umum.

Pedoman Pin Umum
Ing ngisor iki minangka pedoman pin umum.

Cathetan: Kanggo informasi pin luwih rinci, deleng Intel Agilex FPGA EMIF IP Pin lan Resource Planning bagean ing bab protokol-tartamtu kanggo protokol memori external, ing Interfaces memori njaba Intel Agilex FPGA IP Guide.

• Mesthekake yen lencana kanggo antarmuka memori eksternal diwenehi ing baris I / O padha.
• Antarmuka sing ngluwihi sawetara bank kudu nyukupi syarat ing ngisor iki:
  •  Bank-bank kudu jejer siji liyane. Kanggo informasi babagan bank-bank jejer, waca Arsitektur EMIF: I / O Bank topik ing External Memory Interfaces Intel Agilex FPGA IP User Guide.
•  Kabeh alamat lan printah lan pin sing gegandhengan kudu manggon ing subbank siji.
• Alamat lan printah lan pin data bisa nuduhake sub-bank ing kahanan ing ngisor iki:
  • Alamat lan printah lan pin data ora bisa nuduhake I / O lane.
  • Mung I / O lane sing ora digunakake ing alamat lan bank printah bisa ngemot pin data.

Tabel 4. Watesan Pin Umum

Jinis Sinyal	Watesan
Data Strobe Kab	Kabeh sinyal sing ana ing grup DQ kudu manggon ing jalur I/O sing padha.
data	Pin DQ sing gegandhengan kudu manggon ing jalur I / O sing padha. Kanggo protokol sing ora ndhukung garis data bidirectional, sinyal maca kudu diklompokaké kanthi kapisah saka sinyal nulis.
Alamat lan Command	Pin alamat lan Command kudu manggon ing lokasi sing wis ditemtokake ing sub-bank I/O.

Cathetan: Kanggo informasi pin luwih rinci, deleng Intel Agilex FPGA EMIF IP Pin lan Resource Planning bagean ing bab protokol-tartamtu kanggo protokol memori external, ing Interfaces memori njaba Intel Agilex FPGA IP Guide.

• Mesthekake yen lencana kanggo antarmuka memori eksternal diwenehi ing baris I / O padha.
• Antarmuka sing ngluwihi sawetara bank kudu nyukupi syarat ing ngisor iki:
  • Bank-bank kudu jejer siji liyane. Kanggo informasi babagan bank-bank jejer, waca Arsitektur EMIF: I / O Bank topik ing External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Kabeh alamat lan printah lan pin sing gegandhengan kudu manggon ing subbank siji.
• Alamat lan printah lan pin data bisa nuduhake sub-bank ing kahanan ing ngisor iki:
  • Alamat lan printah lan pin data ora bisa nuduhake I / O lane.
  • Mung I / O lane sing ora digunakake ing alamat lan bank printah bisa ngemot pin data.

Nggawe Desain Example karo Pilihan Konfigurasi TG

Desain EMIF sing digawe example kalebu pemblokiran generator lalu lintas (TG). Kanthi gawan, desain example nggunakake pemblokiran TG prasaja (altera_tg_avl) kang mung bisa ngreset kanggo miwiti maneh pola lalu lintas hard-kode. Yen perlu, sampeyan bisa milih ngaktifake generator lalu lintas sing bisa dikonfigurasi (TG2). Ing generator lalu lintas sing bisa dikonfigurasi (TG2) (altera_tg_avl_2), sampeyan bisa ngatur pola lalu lintas ing wektu nyata liwat ndhaftar kontrol-tegese sampeyan ora kudu nyusun ulang desain kanggo ngganti utawa mbukak maneh pola lalu lintas. Generator lalu lintas iki nyedhiyakake kontrol sing apik babagan jinis lalu lintas sing dikirim ing antarmuka kontrol EMIF. Kajaba iku, nyedhiyakake ndhaptar status sing ngemot informasi kegagalan sing rinci.

Ngaktifake Generator Lalu Lintas ing Desain Example

Sampeyan bisa ngaktifake generator lalu lintas sing bisa dikonfigurasi saka tab Diagnostik ing editor parameter EMIF. Kanggo ngaktifake generator lalu lintas sing bisa dikonfigurasi, aktifake Gunakake generator lalu lintas Avalon sing bisa dikonfigurasi 2.0 ing tab Diagnostik.

Gambar 6.

• Sampeyan bisa milih kanggo mateni pola lalu lintas standar stage utawa lalu lintas sing dikonfigurasi pangguna stage, nanging sampeyan kudu duwe paling siji stage diaktifake. Kanggo informasi babagan s ikitages, deleng Pola Lalu Lintas Default lan Pola Lalu Lintas sing dikonfigurasi pangguna ing Antarmuka Memori Eksternal Pandhuan Pangguna IP Intel Agilex FPGA.
• Parameter durasi tes TG2 mung ditrapake kanggo pola lalu lintas standar. Sampeyan bisa milih durasi tes cendhak, medium, utawa tanpa wates.
• Sampeyan bisa milih salah siji saka rong nilai kanggo parameter Mode Antarmuka Konfigurasi TG2:
  • JTAG: Ngidini nggunakake GUI ing console sistem. Kanggo informasi luwih lengkap, waca Antarmuka Konfigurasi Generator Lalu Lintas ing Pandhuan Pangguna IP Intel Agilex FPGA External Memory Interfaces.
  • Ekspor: Ngidini nggunakake logika RTL khusus kanggo ngontrol pola lalu lintas.

Nggunakake Design Example karo EMIF Debug Toolkit

Sadurunge miwiti EMIF Debug Toolkit, priksa manawa sampeyan wis ngatur piranti nganggo program file sing duwe EMIF Debug Toolkit aktif. Kanggo miwiti EMIF Debug Toolkit, tindakake langkah iki:

1. Ing piranti lunak Intel Quartus Prime, bukak System Console kanthi milih Tools ➤ System Debugging Tools ➤ System Console.
2. [Skip langkah iki yen proyek sampeyan wis mbukak ing piranti lunak Intel Quartus Prime.] Ing System Console, muat obyek SRAM file (.sof) karo sing diprogram Papan (minangka diterangake ing Prasyarat kanggo Nggunakake EMIF Debug Toolkit, ing Interfaces memori njaba Intel Agilex FPGA IP User Guide).
3. Pilih conto kanggo debug.
4. Pilih EMIF Calibration Debug Toolkit kanggo EMIF kalibrasi debugging, kaya sing diterangake ing Generating a Design Example karo Opsi Debug Kalibrasi. Utawa, pilih EMIF TG Configuration Toolkit kanggo debugging generator lalu lintas, kaya sing diterangake ing Generating a Design Example karo Pilihan Konfigurasi TG.
5. Klik Open Toolkit kanggo mbukak utama view saka EMIF Debug Toolkit.
6. Yen ana sawetara conto EMIF ing desain sing diprogram, pilih kolom (path menyang JTAG master) lan ID antarmuka memori saka conto EMIF kanggo ngaktifake toolkit.
7. Klik Aktifake Antarmuka kanggo ngidini toolkit maca paramèter antarmuka lan status kalibrasi.
8. Sampeyan kudu debug siji antarmuka ing wektu; mulane, kanggo nyambung menyang antarmuka liyane ing desain, sampeyan kudu mateni antarmuka saiki.

Ing ngisor iki sing examples saka laporan saka EMIF Kalibrasi Debug Toolkit lan EMIF TG Konfigurasi Toolkit:, mungguh.

Cathetan: Kanggo rincian babagan debugging kalibrasi, deleng Debugging karo Toolkit Debug Antarmuka Memori Eksternal, ing Pandhuan Pangguna IP Intel Agilex FPGA Antarmuka Memori Eksternal.

Cathetan: Kanggo katrangan babagan debugging generator lalu lintas, deleng Antarmuka Pangguna Konfigurasi Penggerak Lalu Lintas, ing Antarmuka Memori Eksternal Pandhuan Pangguna Intel Agilex FPGA IP.

Desain Example Katrangan kanggo Interfaces memori njaba Intel Agilex FPGA IP

Nalika sampeyan nggawe parameter lan ngasilake IP EMIF, sampeyan bisa nemtokake manawa sistem nggawe direktori kanggo simulasi lan sintesis. file mranata, lan generate ing file nyetel kanthi otomatis. Yen sampeyan milih Simulasi utawa Sintesis ing Example Desain Files ing Example tab Designs, sistem nggawe simulasi lengkap file set utawa sintesis lengkap file disetel, miturut pilihan sampeyan.

Desain Sintesis Example
Desain sintesis example ngandhut pamblokiran utama ditampilake ing tokoh ngisor.

• A generator lalu lintas, kang sintesis Avalon®-MM example driver sing ngleksanakake pola pseudo-acak maca lan nulis kanggo nomer parameterized alamat. Generator lalu lintas uga ngawasi data sing diwaca saka memori kanggo mesthekake yen cocog karo data sing ditulis lan negesake yen gagal.
• Kayata antarmuka memori, sing kalebu:
  • A controller memori sing moderates antarane antarmuka Avalon-MM lan antarmuka AFI.
  • PHY, sing dadi antarmuka antarane pengontrol memori lan piranti memori eksternal kanggo nindakake operasi maca lan nulis.

Gambar 7. Desain Sintesis Example

Cathetan: Yen siji utawa luwih saka PLL Sharing Mode, DLL Sharing Mode, utawa OCT Sharing Mode paramèter disetel kanggo sembarang nilai kajaba No Sharing, desain sintesis example bakal ngemot loro generator lalu lintas / kedadean antarmuka memori. Loro lalu lintas generator / kedadean antarmuka memori mung gegandhengan dening sambungan sambungan PLL / DLL / OCT minangka ditetepake dening setelan parameter. Generator lalu lintas / antarmuka memori nuduhake carane sampeyan bisa nggawe sambungan kasebut ing desain sampeyan dhewe.

Desain Simulasi Example
Desain simulasi example ngemot pamblokiran utama ditampilake ing tokoh ngisor iki.

• Conto saka desain sintesis example. Kaya sing diterangake ing bagean sadurunge, desain sintesis example ngandhut generator lalu lintas, komponèn kalibrasi, lan Kayata saka antarmuka memori. Pamblokiran iki standar kanggo model simulasi abstrak yen cocok kanggo simulasi cepet.
• Model memori, sing tumindak minangka model umum sing netepi spesifikasi protokol memori. Kerep, vendor memori nyedhiyani model simulasi kanggo komponen memori tartamtu sing bisa download saka websitus.
• Pemeriksa status, sing ngawasi sinyal status saka antarmuka memori eksternal IP lan generator lalu lintas, kanggo menehi tandha kondisi pass utawa gagal sakabèhé.

Gambar 10. Rancangan Simulasi Example

ExampTab Antarmuka Designs
Editor parameter kalebu Example Designs tab sing ngijini sampeyan kanggo parameterize lan generate ex desainamples.

Antarmuka memori njaba Intel Agilex FPGA IP Design Example Arsip Pandhuan pangguna

Versi IP padha karo versi piranti lunak Intel Quartus Prime Design Suite nganti v19.1. Saka piranti lunak Intel Quartus Prime Design Suite versi 19.2 utawa luwih anyar, IP duwe skema versi IP anyar. Yen versi inti IP ora kadhaptar, pandhuan pangguna kanggo versi inti IP sadurunge ditrapake.

Versi IP inti	Pandhuan pangguna
2.4.0	Antarmuka memori njaba Intel Agilex FPGA IP Design Example Arsip Pandhuan pangguna
2.3.0	Antarmuka memori njaba Intel Agilex FPGA IP Design Example Arsip Pandhuan pangguna
2.3.0	Antarmuka memori njaba Intel Agilex FPGA IP Design Example Arsip Pandhuan pangguna
2.1.0	Antarmuka memori njaba Intel Agilex FPGA IP Design Example Arsip Pandhuan pangguna
19.3	Antarmuka memori njaba Intel Agilex FPGA IP Design Example Arsip Pandhuan pangguna

Riwayat Revisi Dokumen kanggo Antarmuka Memori Eksternal Intel Agilex FPGA IP Design Example Pandhuan pangguna

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2021.06.21	21.2	2.4.2	Ing Desain Example Mulai cepet bab: • Added cathetan menyang Kompilasi lan Pemrograman Intel Agilex EMIF Design Example topik. • Diowahi judhul ing Nggawe Desain Example karo Opsi Debug Kalibrasi topik. • Ditambahake ing Nggawe Desain Example karo Pilihan Konfigurasi TG lan Ngaktifake Generator Lalu Lintas ing Desain Example topik. • Diowahi langkah 2, 3, lan 4, nganyari sawetara tokoh, lan nambah cathetan, ing Nggunakake Design Example karo EMIF Debug Toolkit topik.
2021.03.29	21.1	2.4.0	Ing Desain Example Mulai cepet bab: • Added cathetan menyang Ngasilake Desain EMIF sing Bisa Disintesis Example lan Ngasilake EMIF Design Example kanggo Simulasi topik. • Dianyari ing File Diagram struktur ing Ngasilake EMIF Design Example kanggo Simulasi topik.
2020.12.14	20.4	2.3.0	Ing Desain Example Mulai cepet bab, nggawe owah-owahan ing ngisor iki: • Dianyari ing Ngasilake Desain EMIF sing Bisa Disintesis Example topik kalebu desain multi-EMIF. • Dianyari tokoh kanggo langkah 3, ing Ngasilake EMIF Design Example kanggo Simulasi topik.
2020.10.05	20.3	2.3.0	Ing Desain Example Guide cepet wiwitan bab, nggawe owah-owahan ing ngisor iki: • Ing Nggawe Proyek EMIF, nganyari gambar ing langkah 6. • Ing Ngasilake Desain EMIF sing Bisa Disintesis Example, nganyari angka ing langkah 3. • Ing Ngasilake EMIF Design Example kanggo Simulasi, nganyari angka ing langkah 3. • Ing Simulasi Versus Implementasi Hardware, mbenerake typo cilik ing tabel kapindho. • Ing Nggunakake Design Example karo EMIF Debug Toolkit, diowahi langkah 6, ditambahake langkah 7 lan 8.
terus…

Versi Dokumen	Versi Intel Quartus Prime	Versi IP	Owah-owahan
2020.04.13	20.1	2.1.0	• Ing Babagan bab, dipunéwahi tabel ing Rilis Informasi topik. • Ing Desain Example Guide cepet wiwitan bab: - Diowahi langkah 7 lan gambar gadhah, ing Ngasilake Desain EMIF sing Bisa Disintesis Example topik. - Diowahi ing Nggawe Desain Example karo Opsi Debug topik. - Diowahi ing Nggunakake Design Example karo EMIF Debug Toolkit topik.
2019.12.16	19.4	2.0.0	• Ing Desain Example Mulai cepet bab: - Dianyari ilustrasi ing langkah 6 saka Nggawe Proyek EMIF topik. - Dianyari ilustrasi ing langkah 4 saka Ngasilake Desain EMIF sing Bisa Disintesis Example topik. - Dianyari ilustrasi ing langkah 4 saka Ngasilake EMIF Design Example kanggo Simulasi topik. - Diowahi langkah 5 ing Ngasilake EMIF Design Example kanggo Simulasi topik. - Diowahi ing Pedoman Pin Umum lan Bank-bank jejer bagean saka Pin Placement kanggo Intel Agilex EMIF IP topik.
2019.10.18	19.3		• Ing Nggawe Proyek EMIF topik, nganyari gambar kanthi titik 6. • Ing Ngasilake lan Konfigurasi IP EMIF topik, nganyari tokoh kanthi langkah 1. • Ing tabel ing Pedoman Editor Parameter Intel Agilex EMIF topik, diganti gambaran kanggo Papan tab. • Ing Ngasilake Desain EMIF sing Bisa Disintesis Example lan Ngasilake EMIF Design Example kanggo Simulasi topik, nganyari gambar ing langkah 3 saben topik. • Ing Ngasilake EMIF Design Example kanggo Simulasi topik, nganyari ing Dihasilake Simulasi Design Example File Struktur tokoh lan diowahi cathetan ing ngisor iki tokoh. • Ing Ngasilake Desain EMIF sing Bisa Disintesis Example topik, ditambahaké langkah lan tokoh kanggo sawetara antarmuka.
2019.07.31	19.2	1.2.0	• Ditambahake Babagan Antarmuka Memori Eksternal Intel Agilex FPGA IP bab lan Informasi Rilis. • Dianyari tanggal lan nomer versi. • penambahan Minor menyang Desain Sintesis Example tokoh ing Desain Sintesis Example topik.
2019.04.02	19.1		• release dhisikan.

Riwayat Revisi Dokumen kanggo Antarmuka Memori Eksternal Intel Agilex FPGA IP Design Example Pandhuan pangguna

Dokumen / Sumber Daya

intel UG-20219 Antarmuka Memori Eksternal Intel Agilex FPGA IP Design Example [pdf] Pandhuan pangguna Antarmuka Memori Eksternal UG-20219 Intel Agilex FPGA IP Design Example, UG-20219, Antarmuka memori njaba Intel Agilex FPGA IP Design Example, Antarmuka Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referensi

• Manual pangguna