UG-20219 Interfaces tal-Memorja Esterna Intel Agilex FPGA IP Design Example

Dwar l-Interfaces tal-Memorja Esterna Intel® Agilex™ FPGA IP

Rilaxx Informazzjoni

Il-verżjonijiet tal-IP huma l-istess bħall-verżjonijiet tas-softwer Intel® Quartus® Prime Design Suite sa v19.1. Mill-verżjoni tas-software Intel Quartus Prime Design Suite 19.2 jew aktar tard, il-qlub IP għandhom skema ġdida ta 'verżjoni IP. In-numru tal-iskema tal-verżjoni tal-IP (XYZ) jinbidel minn verżjoni tas-softwer għal oħra. Bidla fi:

• X jindika reviżjoni kbira tal-PI. Jekk taġġorna s-softwer Intel Quartus Prime tiegħek, trid tirriġenera l-IP.
• Y jindika li l-IP jinkludi karatteristiċi ġodda. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-karatteristiċi ġodda.
• Z jindika li l-IP jinkludi bidliet minuri. Iġġenera mill-ġdid l-IP tiegħek biex tinkludi dawn il-bidliet.
  

  Oġġett	Deskrizzjoni
  Verżjoni IP	2.4.2
  Intel Quartus Prime	21.2
  Data ta' Rilaxx	2021.06.21

Disinn Eżample Gwida Quick Start għal Interfaces tal-Memorja Esterna Intel Agilex™ FPGA IP

Disinn awtomatizzat exampil-fluss huwa disponibbli għall-interfaces tal-memorja esterna Intel Agilex™. Il-Ġenera Example Disinni buttuna fuq l-Example Disinni tab jippermettilek li tispeċifika u tiġġenera l-sintesi u simulazzjoni disinn example file settijiet li tista' tuża biex tivvalida l-IP EMIF tiegħek. Tista 'tiġġenera disinn example li jaqbel mal-kit ta 'żvilupp Intel FPGA, jew għal kwalunkwe IP EMIF li tiġġenera. Tista 'tuża d-disinn example biex tassisti l-evalwazzjoni tiegħek, jew bħala punt tat-tluq għas-sistema tiegħek stess.

Disinn Ġenerali Eżample Flussi tax-xogħol

Ħolqien ta' Proġett EMIF

Għall-verżjoni tas-softwer Intel Quartus Prime 17.1 u aktar tard, trid toħloq proġett Intel Quartus Prime qabel ma tiġġenera l-IP EMIF u d-disinn example.

1. Niedi s-softwer Intel Quartus Prime u agħżel File ➤ Wizard tal-Proġett Ġdid. Ikklikkja Li jmiss. Disinn Eżample Gwida Quick Start għal Interfaces tal-Memorja Esterna Intel Agilex™ FPGA IP
2. Speċifika direttorju ( ), isem għall-proġett Intel Quartus Prime ( ), u isem tal-entità tad-disinn tal-ogħla livell ( ) li trid toħloq. Ikklikkja Li jmiss.
3. Ivverifika li l-Proġett Vojt huwa magħżul. Ikklikkja Li jmiss darbtejn.
4. Taħt Familja, agħżel Intel Agilex.
5. Taħt Isem filtru, ittajpja n-numru tal-parti tal-apparat.
6. Taħt Apparati Disponibbli, agħżel l-apparat xieraq.
7. Ikklikkja Finish.

Ġenerazzjoni u Konfigurazzjoni tal-IP EMIF

Il-passi li ġejjin juru kif tiġġenera u tikkonfigura l-IP EMIF. Dan il-passaġġ joħloq interface DDR4, iżda l-passi huma simili għal protokolli oħra. (Dawn il-passi jsegwu l-fluss tal-Katalgu tal-IP (awtonomi); jekk tagħżel li tuża l-fluss tad-Disinjatur tal-Pjattaforma (sistema) minflok, il-passi huma simili.)

1. Fit-tieqa tal-Katalgu IP, agħżel Interfaces tal-Memorja Esterna Intel Agilex FPGA IP. (Jekk it-tieqa tal-Katalgu IP ma tkunx viżibbli, agħżel View ➤ Katalgu IP.)
2. Fl-Editur tal-Parametri tal-IP, ipprovdi isem tal-entità għall-IP EMIF (l-isem li tipprovdi hawnhekk isir il- file isem għall-IP) u speċifika direttorju. Ikklikkja Oħloq.
3. L-editur tal-parametri għandu tabs multipli fejn trid tikkonfigura l-parametri biex jirriflettu l-implimentazzjoni tal-EMIF tiegħek.

Linji Gwida tal-Editur tal-Parametri Intel Agilex EMIF
Dan is-suġġett jipprovdi gwida ta' livell għoli għall-parametrizzar tat-tabs fl-editur tal-parametri IP Intel Agilex EMIF.

Tabella 1. Linji Gwida tal-Editur tal-Parametri tal-EMIF

Editur tal-Parametru Tab	Linji gwida
Ġenerali	Kun żgur li l-parametri li ġejjin huma mdaħħla b'mod korrett: • Il-grad tal-veloċità għall-apparat. • Il-frekwenza tal-arloġġ tal-memorja. • Il-frekwenza tal-arloġġ ta' referenza PLL.
Memorja	• Irreferi għall-folja tad-dejta għall-apparat tal-memorja tiegħek biex tidħol il-parametri fuq il- Memorja tab. • Għandek ukoll tidħol f'post speċifiku għall-pin ALERT#. (Japplika għall-protokoll tal-memorja DDR4 biss.)
Mem I/O	• Għal investigazzjonijiet inizjali tal-proġett, tista' tuża s-settings default fuq il- Mem I/O tab. • Għal validazzjoni avvanzata tad-disinn, għandek twettaq simulazzjoni tal-bord biex tikseb l-aħjar settings tat-terminazzjoni.
FPGA I/O	• Għal investigazzjonijiet inizjali tal-proġett, tista' tuża s-settings default fuq il- FPGA I/O tab. • Għal validazzjoni avvanzata tad-disinn, għandek twettaq simulazzjoni tal-bord b'mudelli IBIS assoċjati biex tagħżel standards I/O xierqa.
Mem Timing	• Għal investigazzjonijiet inizjali tal-proġett, tista' tuża s-settings default fuq il- Mem Timing tab. • Għal validazzjoni avvanzata tad-disinn, għandek iddaħħal parametri skont il-folja tad-dejta tal-apparat tal-memorja tiegħek.
Kontrollur	Issettja l-parametri tal-kontrollur skont il-konfigurazzjoni u l-imġiba mixtieqa għall-kontrollur tal-memorja tiegħek.
Dijanjostiċi	Tista 'tuża l-parametri fuq il- Dijanjostiċi tab biex tassisti fl-ittestjar u d-debugging tal-interface tal-memorja tiegħek.
Example Disinni	Il- Example Disinni tab ihallik tiġġenera disinn examples għas-sinteżi u għas-simulazzjoni. Id-disinn iġġenerat example hija sistema EMIF kompluta li tikkonsisti mill-IP EMIF u sewwieq li jiġġenera traffiku każwali biex jivvalida l-interface tal-memorja.

Għal informazzjoni dettaljata dwar parametri individwali, irreferi għall-kapitolu xieraq għall-protokoll tal-memorja tiegħek fil-Gwida għall-Utent tal-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP.

Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample

Għall-kit ta 'żvilupp Intel Agilex, huwa biżżejjed li titħalla l-biċċa l-kbira tas-settings tal-IP Intel Agilex EMIF fil-valuri awtomatiċi tagħhom. Biex tiġġenera d-disinn sintetizzat example, segwi dawn il-passi:

1. Fuq l-Eżample Disinni tab, żgura li l-kaxxa Sintesi hija ċċekkjata.
   • Jekk qed timplimenta interface wieħed example disinn, ikkonfigura l-IP EMIF u kklikkja File➤ Ħlief biex issalva l-issettjar attwali fil-varjazzjoni tal-IP tal-utent file ( .ip).
     • Jekk qed timplimenta example disinn b'interfaces multipli, speċifika Numru ta 'IPs għan-numru mixtieq ta' interfaces. Tista' tara n-numru totali ta' EMIF ID l-istess bħan-Numru ta' IPs magħżul. Segwi dawn il-passi biex tikkonfigura kull interface:
   •  Agħżel il-Cal-IP biex tispeċifika l-konnessjoni tal-interface mal-IP tal-Kalibrazzjoni.
   • Ikkonfigura l-IP EMIF kif xieraq fit-Tab Editur tal-Parametri kollha.
   • Erġa lura għal Eżample Tab tad-Disinn u kklikkja Qbid fuq l-ID EMIF mixtieq.
   • Irrepeti l-pass a sa c għall-ID EMIF kollha.
   • Tista' tikklikkja l-buttuna Ċara biex tneħħi l-parametri maqbuda u rrepeti l-pass a sa c biex tagħmel bidliet fl-IP EMIF.
   • Ikklikkja File➤ Ħlief biex issalva l-issettjar attwali fil-varjazzjoni tal-IP tal-utent file ( .ip).
2. Ikklikkja Iġġenera Example Disinn fir-rokna ta' fuq tal-lemin tat-tieqa.
3. Speċifika direttorju għad-disinn EMIF example u kklikkja OK. Ġenerazzjoni b'suċċess tad-disinn EMIF example toħloq dan li ġej filestabbilit taħt direttorju qii.
4. Ikklikkja File ➤ Ħruġ biex toħroġ mit-tieqa IP Parameter Editor Pro. Is-sistema tqajjem, Bidliet riċenti ma ġewx ġġenerati. Iġġenera issa? Ikklikkja Le biex tkompli bil-fluss li jmiss.
5. Biex tiftaħ l-example disinn, ikklikkja File ➤ Iftaħ Proġett, u naviga lejn il- /ample_name>/qii/ed_synth.qpf u kklikkja Iftaħ.
   Nota: Għal informazzjoni dwar il-kompilazzjoni u l-ipprogrammar tad-disinn example, irreferi għal
   Il-Kompilazzjoni u l-Programmazzjoni tal-Intel Agilex EMIF Design Example.

Figura 4. Disinn Sintetizzabbli Ġġenerat Eżample File Struttura

Għal informazzjoni dwar il-kostruzzjoni ta 'sistema b'żewġ interfaces tal-memorja esterna jew aktar, irreferi għal Ħolqien ta' Disinn Example b'Interfaces EMIF Multipli, fl-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP User Guide. Għal informazzjoni dwar id-debugging ta' interfaces multipli, irreferi għal Attivazzjoni tal-Kit ta' Għodda EMIF f'Disinn Eżistenti, fil-Gwida tal-Utent tal-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP.

Nota: Jekk ma tagħżelx il-kaxxa ta' kontroll Simulazzjoni jew Sintesi, id-direttorju tad-destinazzjoni fih biss disinn tad-Disinjatur tal-Pjattaforma files, li mhumiex kompilabbli mis-softwer Intel Quartus Prime direttament, iżda li tista ' view jew editja fid-Disinjatur tal-Pjattaforma. F'din is-sitwazzjoni tista 'tmexxi l-kmandi li ġejjin biex tiġġenera sinteżi u simulazzjoni file settijiet.

• Biex toħloq proġett kompilabbli, trid tħaddem il-quartus_sh -t make_qii_design.tclscript fid-direttorju tad-destinazzjoni.
• Biex toħloq proġett ta' simulazzjoni, trid tħaddem l-iskrittura quartus_sh -t make_sim_design.tcl fid-direttorju tad-destinazzjoni.

Nota: Jekk iġġenerajt disinn example u mbagħad tagħmel bidliet għaliha fl-editur tal-parametri, trid tirriġenera d-disinn example biex tara l-bidliet tiegħek implimentati. Id-disinn iġġenerat ġdid example ma tiktebx fuq id-disinn eżistenti example files.

Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni

Għall-kit ta 'żvilupp Intel Agilex, huwa biżżejjed li titħalla l-biċċa l-kbira tas-settings tal-IP Intel Agilex EMIF fil-valuri awtomatiċi tagħhom. Biex tiġġenera d-disinn example għas-simulazzjoni, segwi dawn il-passi:

1. Fuq l-Eżample Disinni tab, żgura li l-kaxxa Simulazzjoni hija ċċekkjata. Agħżel ukoll il-format HDL ta' Simulazzjoni meħtieġ, jew Verilog jew VHDL.
2. Ikkonfigura l-IP EMIF u kklikkja File ➤ Ħlief biex issalva l-issettjar attwali fil-varjazzjoni tal-IP tal-utent file ( .ip).
3. Ikklikkja Iġġenera Example Disinn fir-rokna ta' fuq tal-lemin tat-tieqa.
4. Speċifika direttorju għad-disinn EMIF example u kklikkja OK. Ġenerazzjoni b'suċċess tad-disinn EMIF example toħloq multipli file settijiet għal diversi simulaturi appoġġjati, taħt direttorju sim/ed_sim.
5. Ikklikkja File ➤ Ħruġ biex toħroġ mit-tieqa IP Parameter Editor Pro. Is-sistema tqajjem, Bidliet riċenti ma ġewx ġġenerati. Iġġenera issa? Ikklikkja Le biex tkompli bil-fluss li jmiss.

Disinn ta' Simulazzjoni Ġġenerata Eżample File Struttura

Nota: L-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP bħalissa jappoġġjaw biss is-simulaturi VCS, ModelSim/QuestaSim, u Xcelium. Appoġġ addizzjonali tas-simulatur huwa ppjanat fir-rilaxxi futuri.

Nota: Jekk ma tagħżelx il-kaxxa ta' kontroll Simulazzjoni jew Sintesi, id-direttorju tad-destinazzjoni fih biss disinn tad-Disinjatur tal-Pjattaforma files, li mhumiex kompilabbli mis-softwer Intel Quartus Prime direttament, iżda li tista ' view jew editja fid-Disinjatur tal-Pjattaforma. F'din is-sitwazzjoni tista 'tmexxi l-kmandi li ġejjin biex tiġġenera sinteżi u simulazzjoni file settijiet.

• Biex toħloq proġett kompilabbli, trid tħaddem l-iskrittura quartus_sh -t make_qii_design.tcl fid-direttorju tad-destinazzjoni.
• Biex toħloq proġett ta' simulazzjoni, trid tħaddem l-iskrittura quartus_sh -t make_sim_design.tcl fid-direttorju tad-destinazzjoni.

Nota: Jekk iġġenerajt disinn example u mbagħad tagħmel bidliet għaliha fl-editur tal-parametri, trid tirriġenera d-disinn example biex tara l-bidliet tiegħek implimentati. Id-disinn iġġenerat ġdid example ma tiktebx fuq id-disinn eżistenti example files.

Simulazzjoni Versus Implimentazzjoni tal-Hardware
Għas-simulazzjoni tal-interface tal-memorja esterna, tista 'tagħżel jew skip kalibrazzjoni jew kalibrazzjoni sħiħa fuq it-tab Dijanjostiċi waqt il-ġenerazzjoni tal-IP.

Mudelli ta' Simulazzjoni EMIF
Din it-tabella tqabbel il-karatteristiċi tal-kalibrazzjoni skip u mudelli ta 'kalibrazzjoni sħiħa.

Tabella 2. Mudelli ta' Simulazzjoni EMIF: Skip Kalibrazzjoni versus Kalibrazzjoni Sħiħa

Aqbeż il-Kalibrazzjoni	Kalibrazzjoni Sħiħa
Simulazzjoni fil-livell tas-sistema li tiffoka fuq il-loġika tal-utent.	Simulazzjoni tal-interface tal-memorja li tiffoka fuq il-kalibrazzjoni.
Id-dettalji tal-kalibrazzjoni ma jinqabdux.	Qbid kollha stages tal-kalibrazzjoni.
Għandu l-abbiltà li jaħżen u jirkupra data.	Jinkludi livellar, deskew għal kull bit, eċċ.
Jirrappreżenta effiċjenza preċiża.
Ma jikkunsidrax board skew.

Simulazzjoni RTL versus Implimentazzjoni tal-Hardware
Din it-tabella tenfasizza d-differenzi ewlenin bejn is-simulazzjoni EMIF u l-implimentazzjoni tal-hardware.

Tabella 3. Simulazzjoni EMIF RTL Versus Implimentazzjoni tal-Hardware

Simulazzjoni RTL	Implimentazzjoni tal-Hardware
Nios® inizjalizzazzjoni u kodiċi ta 'kalibrazzjoni tesegwixxi b'mod parallel.	L-inizjalizzazzjoni u l-kodiċi ta 'kalibrazzjoni ta' Nios jeżegwixxu b'mod sekwenzjali.
Interfaces jasserixxu sinjal cal_done simultanjament fis-simulazzjoni.	L-operazzjonijiet tal-fitter jiddeterminaw l-ordni tal-kalibrazzjoni, u l-interfaces ma jasserixxux cal_done simultanjament.

Għandek tmexxi simulazzjonijiet RTL ibbażati fuq mudelli tat-traffiku għall-applikazzjoni tad-disinn tiegħek. Innota li s-simulazzjoni RTL ma timmudellax dewmien ta 'traċċar tal-PCB li jista' jikkawża diskrepanza fil-latency bejn is-simulazzjoni RTL u l-implimentazzjoni tal-hardware.

 Simulazzjoni tal-IP tal-Interface tal-Memorja Esterna Bil-ModelSim
Din il-proċedura turi kif tissimula d-disinn EMIF example.

1. Ibda s-softwer Mentor Graphics* ModelSim u agħżel File ➤ Ibdel id-Direttorju. Innaviga lejn id-direttorju sim/ed_sim/mentor fi ħdan id-disinn iġġenerat example folder.
2. Ivverifika li t-tieqa tat-Traskrizzjoni tidher fil-qiegħ tal-iskrin. Jekk it-tieqa tat-Traskrizzjoni mhix viżibbli, uriha billi tikklikkja View ➤ Traskrizzjoni.
3. Fit-tieqa tat-Traskrizzjoni, mexxi sors msim_setup.tcl.
4. Wara li s-sors msim_setup.tcl jispiċċa jaħdem, mexxi ld_debug fit-tieqa tat-Traskrizzjoni.
5. Wara li ld_debug jispiċċa għaddej, ivverifika li tintwera t-tieqa tal-Oġġetti. Jekk it-tieqa tal-Oġġetti mhix viżibbli, uriha billi tikklikkja View ➤ Oġġetti.
6. Fit-tieqa Oġġetti, agħżel is-sinjali li trid tissimula billi tikklikkja bil-lemin u tagħżel Żid mewġ.
7. Wara li tispiċċa tagħżel is-sinjali għas-simulazzjoni, esegwi run -all fit-tieqa tat-Traskrizzjoni. Is-simulazzjoni taħdem sakemm titlesta.
8. Jekk is-simulazzjoni ma tkunx viżibbli, ikklikkja View ➤ Mewġ.

Tqegħid tal-Pin għall-IP Intel Agilex EMIF
Dan is-suġġett jipprovdi linji gwida għat-tqegħid tal-brilli.

Fuqview
L-FPGAs Intel Agilex għandhom l-istruttura li ġejja:

• Kull apparat fih sa 8 banek I/O.
• Kull bank I/O fih 2 sub-banek I/O.
• Kull sub-bank I/O fih 4 korsiji.
• Kull korsija fiha 12-il pin I/O għal skopijiet ġenerali (GPIO).

Linji Gwida Ġenerali tal-Pin
Dawn li ġejjin huma linji gwida ġenerali tal-brilli.

Nota: Għal informazzjoni aktar dettaljata dwar il-pin, irreferi għat-taqsima tal-Ippjanar tal-Pin u tar-Riżorsi tal-Intel Agilex FPGA EMIF fil-kapitolu speċifiku għall-protokoll għall-protokoll tal-memorja esterna tiegħek, fil-Gwida tal-Utent tal-Interfaces tal-Memorja Esterna tal-Intel Agilex FPGA IP.

• Kun żgur li l-brilli għal interface tal-memorja esterna partikolari jgħixu fl-istess ringiela I/O.
• Interfaces li jkopru diversi banek għandhom jissodisfaw ir-rekwiżiti li ġejjin:
  •  Il-banek għandhom ikunu ħdejn xulxin. Għal informazzjoni dwar banek ħdejn xulxin, irreferi għall-Arkitettura EMIF: is-suġġett tal-Bank I/O fil-Gwida għall-Utent tal-IP Intel Agilex FPGA Interfaces tal-Memorja Esterna.
•  L-indirizz u l-kmand u l-brilli assoċjati kollha għandhom joqogħdu f'subbank wieħed.
• L-indirizz u l-kmand u l-pinnijiet tad-dejta jistgħu jaqsmu sub-bank taħt il-kundizzjonijiet li ġejjin:
  • L-indirizz u l-kmand u l-pinnijiet tad-dejta ma jistgħux jaqsmu korsija I/O.
  • Korsija I/O mhux użata biss fil-bank tal-indirizz u tal-kmand jista' jkun fiha pins tad-dejta.

Tabella 4. Limitazzjonijiet Ġenerali tal-Pin

Tip ta' Sinjal	Restrizzjoni
Strobe tad-Data	Is-sinjali kollha li jappartjenu għal grupp DQ għandhom jirrisjedu fl-istess korsija I/O.
Data	Il-brilli tad-DQ relatati għandhom joqogħdu fl-istess korsija I/O. Għal protokolli li ma jappoġġjawx linji tad-dejta bidirezzjonali, is-sinjali tal-qari għandhom jinġabru separatament mis-sinjali tal-kitba.
Indirizz u Kmand	Il-pinnijiet tal-indirizz u tal-Kmand għandhom joqogħdu f'postijiet predefiniti f'subbank tal-I/O.

Nota: Għal informazzjoni aktar dettaljata dwar il-pin, irreferi għat-taqsima tal-Ippjanar tal-Pin u tar-Riżorsi tal-Intel Agilex FPGA EMIF fil-kapitolu speċifiku għall-protokoll għall-protokoll tal-memorja esterna tiegħek, fil-Gwida tal-Utent tal-Interfaces tal-Memorja Esterna tal-Intel Agilex FPGA IP.

• Kun żgur li l-brilli għal interface tal-memorja esterna partikolari jgħixu fl-istess ringiela I/O.
• Interfaces li jkopru diversi banek għandhom jissodisfaw ir-rekwiżiti li ġejjin:
  • Il-banek għandhom ikunu ħdejn xulxin. Għal informazzjoni dwar banek ħdejn xulxin, irreferi għall-Arkitettura EMIF: is-suġġett tal-Bank I/O fil-Gwida għall-Utent tal-IP Intel Agilex FPGA Interfaces tal-Memorja Esterna.
• L-indirizz u l-kmand u l-brilli assoċjati kollha għandhom joqogħdu f'subbank wieħed.
• L-indirizz u l-kmand u l-pinnijiet tad-dejta jistgħu jaqsmu sub-bank taħt il-kundizzjonijiet li ġejjin:
  • L-indirizz u l-kmand u l-pinnijiet tad-dejta ma jistgħux jaqsmu korsija I/O.
  • Korsija I/O mhux użata biss fil-bank tal-indirizz u tal-kmand jista' jkun fiha pins tad-dejta.

Ġenerazzjoni ta 'Disinn Example bl-Għażla ta' Konfigurazzjoni TG

Id-disinn EMIF iġġenerat example tinkludi blokk ġeneratur tat-traffiku (TG). B'mod awtomatiku, id-disinn example juża blokk TG sempliċi (altera_tg_avl) li jista 'jiġi reset biss sabiex jerġa' jniedi mudell tat-traffiku hard-coded. Jekk meħtieġ, tista' tagħżel li tattiva ġeneratur tat-traffiku konfigurabbli (TG2) minflok. Fil-ġeneratur tat-traffiku konfigurabbli (TG2) (altera_tg_avl_2), tista 'tikkonfigura l-mudell tat-traffiku f'ħin reali permezz ta' reġistri ta 'kontroll—li jfisser li m'għandekx għalfejn tikkompila mill-ġdid id-disinn biex tibdel jew terġa' tniedi l-mudell tat-traffiku. Dan il-ġeneratur tat-traffiku jipprovdi kontroll fin fuq it-tip ta 'traffiku li jibgħat fuq l-interface ta' kontroll EMIF. Barra minn hekk, jipprovdi reġistri tal-istatus li fihom informazzjoni dettaljata dwar il-falliment.

Attivazzjoni tal-Ġeneratur tat-Traffiku f'Disinn Eżample

Tista' tattiva l-ġeneratur tat-traffiku konfigurabbli mit-tab Dijanjostiċi fl-editur tal-parametri EMIF. Biex tattiva l-ġeneratur tat-traffiku konfigurabbli, ixgħel Uża ġeneratur tat-traffiku Avalon konfigurabbli 2.0 fit-tab Dijanjostiċi.

Figura 6.

• Tista' tagħżel li tiddiżattiva l-mudell tat-traffiku default stage jew it-traffiku konfigurat mill-utent stage, imma jrid ikollok mill-inqas s wieħedtage ppermettiet. Għal informazzjoni dwar dawn stages, irreferi għal Disinn tat-Traffiku Default u Disinn tat-Traffiku kkonfigurat mill-Utent fil-Gwida għall-Utent tal-IP Intel Agilex FPGA Interfaces tal-Memorja Esterna.
• Il-parametru tat-tul tat-test TG2 japplika biss għall-mudell tat-traffiku default. Tista' tagħżel tul tat-test ta' qasir, medju jew infinit.
• Tista' tagħżel waħda minn żewġ valuri għall-parametru tal-Modalità tal-Interface tal-Konfigurazzjoni TG2:
  • JTAG: Jippermetti l-użu ta' GUI fil-console tas-sistema. Għal aktar informazzjoni, irreferi għall-Interface tal-Konfigurazzjoni tal-Ġeneratur tat-Traffiku fil-Gwida tal-Utent tal-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP.
  • Esportazzjoni: Jippermetti l-użu ta 'loġika RTL personalizzata biex tikkontrolla l-mudell tat-traffiku.

Bl-użu tad-Disinn Eżample bl-EMIF Debug Toolkit

Qabel ma tniedi l-EMIF Debug Toolkit, kun żgur li kkonfigurajt it-tagħmir tiegħek b'programmazzjoni file li għandu l-EMIF Debug Toolkit attivat. Biex tniedi l-EMIF Debug Toolkit, segwi dawn il-passi:

1. Fis-softwer Intel Quartus Prime, iftaħ il-Console tas-Sistema billi tagħżel Għodda ➤ Għodod tad-Debugging tas-Sistema ➤ Console tas-Sistema.
2. [Aqbeż dan il-pass jekk il-proġett tiegħek huwa diġà miftuħ fis-softwer Intel Quartus Prime.] Fis-System Console, tagħbija l-oġġett SRAM file (.sof) li biha pprogrammajt il-bord (kif deskritt fi Prerekwiżiti għall-Użu tal-EMIF Debug Toolkit, fil-Gwida tal-Utent tal-IP Intel Agilex FPGA tal-Interfaces tal-Memorja Esterna).
3. Agħżel każijiet biex tiddibaggja.
4. Agħżel EMIF Calibration Debug Toolkit għad-debugging tal-kalibrazzjoni EMIF, kif deskritt f'Ġenerazzjoni ta' Disinn Example bl-Għażla tad-Debug tal-Kalibrazzjoni. Alternattivament, agħżel EMIF TG Configuration Toolkit għad-debugging tal-ġeneratur tat-traffiku, kif deskritt f'Ġenerazzjoni ta' Disinn Example bl-Għażla ta' Konfigurazzjoni TG.
5. Ikklikkja Open Toolkit biex tiftaħ il-prinċipali view tal-EMIF Debug Toolkit.
6. Jekk hemm bosta istanzi EMIF fid-disinn ipprogrammat, agħżel il-kolonna (mogħdija għal JTAG master) u l-ID tal-interface tal-memorja tal-istanza EMIF li għaliha tiġi attivata l-għodda.
7. Ikklikkja Attiva l-Interface biex tippermetti lill-għodda jaqra l-parametri tal-interface u l-istatus tal-kalibrazzjoni.
8. Int trid tiddibaggja interface wieħed kull darba; għalhekk, biex tikkonnettja ma 'interface ieħor fid-disinn, l-ewwel trid tiddiżattiva l-interface attwali.

Dawn li ġejjin huma examples ta' rapporti mill-Kalibrazzjoni tal-EMIF Debug Toolkit u mill-EMIF TG Configuration Toolkit:, rispettivament.

Nota: Għal dettalji dwar id-debugging tal-kalibrazzjoni, irreferi għal Debugging bil-Toolkit tad-Debug tal-Interface tal-Memorja Esterna, fil-Gwida tal-Utent tal-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP.

Nota: Għal dettalji dwar id-debugging tal-ġeneratur tat-traffiku, irreferi għal Interface tal-Utent tal-Konfigurazzjoni tal-Ġeneratur tat-Traffiku, fil-Gwida tal-Utent tal-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP.

Disinn Eżample Deskrizzjoni għall-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP

Meta tipparametrizza u tiġġenera l-IP EMIF tiegħek, tista' tispeċifika li s-sistema toħloq direttorji għas-simulazzjoni u s-sinteżi file settijiet, u jiġġeneraw il- file settijiet awtomatikament. Jekk tagħżel Simulazzjoni jew Sintesi taħt Eżample Disinn Files fuq l-Eżample Disinni tab, is-sistema toħloq simulazzjoni sħiħa file sett jew sinteżi kompluta file issettja, skond l-għażla tiegħek.

Disinn tas-Sinteżi Eżample
Id-disinn tas-sinteżi example fih il-blokki ewlenin murija fil-figura hawn taħt.

• Ġeneratur tat-traffiku, li huwa Avalon®-MM sintetizzabbli example driver li jimplimenta mudell psewdo-random ta' jaqra u jikteb f'numru parametrizzat ta' indirizzi. Il-ġeneratur tat-traffiku jimmonitorja wkoll id-dejta li tinqara mill-memorja biex tiżgura li taqbel mad-dejta miktuba u tafferma nuqqas mod ieħor.
• Eżempju tal-interface tal-memorja, li jinkludi:
  • Kontrollur tal-memorja li jimmodera bejn l-interface Avalon-MM u l-interface AFI.
  • Il-PHY, li jservi bħala interface bejn il-kontrollur tal-memorja u apparati tal-memorja esterni biex iwettqu operazzjonijiet ta 'qari u kitba.

Figura 7. Disinn tas-Sinteżi Eżample

Nota: Jekk wieħed jew aktar mill-parametri tal-Modalità ta' Qsim PLL, Modalità ta' Qsim DLL, jew Parametri tal-Modalità ta' Qsim OCT huma ssettjati għal kwalunkwe valur minbarra No Sharing, id-disinn tas-sinteżi example se jkun fih żewġ istanzi ta' ġeneratur tat-traffiku/interface tal-memorja. Iż-żewġ istanzi ta' interface tal-ġeneratur tat-traffiku/memorja huma relatati biss b'konnessjonijiet PLL/DLL/OCT kondiviżi kif definiti mill-issettjar tal-parametri. L-istanzi tal-ġeneratur tat-traffiku/interface tal-memorja juru kif tista' tagħmel tali konnessjonijiet fid-disinji tiegħek stess.

Disinn ta' Simulazzjoni Eżample
Id-disinn tas-simulazzjoni example fih il-blokki ewlenin murija fil-figura li ġejja.

• Eżempju tad-disinn tas-sinteżi example. Kif deskritt fit-taqsima preċedenti, id-disinn tas-sinteżi example fih ġeneratur tat-traffiku, komponent tal-kalibrazzjoni, u eżempju tal-interface tal-memorja. Dawn il-blokki default għal mudelli ta 'simulazzjoni astratta fejn xieraq għal simulazzjoni rapida.
• Mudell tal-memorja, li jaġixxi bħala mudell ġeneriku li jaderixxi mal-ispeċifikazzjonijiet tal-protokoll tal-memorja. Spiss, il-bejjiegħa tal-memorja jipprovdu mudelli ta 'simulazzjoni għall-komponenti tal-memorja speċifiċi tagħhom li tista' tniżżel minn tagħhom websiti.
• Kontroll tal-istatus, li jimmonitorja s-sinjali tal-istatus mill-IP tal-interface tal-memorja esterna u l-ġeneratur tat-traffiku, biex jindika kundizzjoni ġenerali ta 'pass jew fail.

Figura 10. Disinn tas-Simulazzjoni Eżample

Example Disinni Interface Tab
L-editur tal-parametri jinkludi Example Disinni tab li jippermettilek li tipparametrizza u tiġġenera d-disinn tiegħek examples.

Interfaces tal-memorja esterna Intel Agilex FPGA IP Design Example Arkivji tal-Gwida għall-Utent

Il-verżjonijiet tal-IP huma l-istess bħall-verżjonijiet tas-softwer Intel Quartus Prime Design Suite sa v19.1. Mill-verżjoni tas-software Intel Quartus Prime Design Suite 19.2 jew aktar tard, l-IPs għandhom skema ġdida ta 'verżjoni IP. Jekk verżjoni tal-qalba tal-IP mhix elenkata, tapplika l-gwida tal-utent għall-verżjoni tal-qalba tal-IP preċedenti.

Verżjoni IP Core	Gwida għall-Utent
2.4.0	Interfaces tal-memorja esterna Intel Agilex FPGA IP Design Example Arkivji tal-Gwida għall-Utent
2.3.0	Interfaces tal-memorja esterna Intel Agilex FPGA IP Design Example Arkivji tal-Gwida għall-Utent
2.3.0	Interfaces tal-memorja esterna Intel Agilex FPGA IP Design Example Arkivji tal-Gwida għall-Utent
2.1.0	Interfaces tal-memorja esterna Intel Agilex FPGA IP Design Example Arkivji tal-Gwida għall-Utent
19.3	Interfaces tal-memorja esterna Intel Agilex FPGA IP Design Example Arkivji tal-Gwida għall-Utent

Storja ta 'Reviżjoni tad-Dokument għal Interfaces ta' Memorja Esterna Intel Agilex FPGA IP Design Example Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2021.06.21	21.2	2.4.2	Fil- Disinn Eżample Quick Start kapitlu: • Żid nota mal- Il-Kompilazzjoni u l-Programmazzjoni tal-Intel Agilex EMIF Design Example suġġett. • Immodifika t-titolu tal- Ġenerazzjoni ta 'Disinn Example bl-Għażla tad-Debug tal-Kalibrazzjoni suġġett. • Miżjud il- Ġenerazzjoni ta 'Disinn Example bl-Għażla ta' Konfigurazzjoni TG u Attivazzjoni tal-Ġeneratur tat-Traffiku f'Disinn Eżample suġġetti. • Immodifika l-passi 2, 3, u 4, aġġorna diversi figuri, u żied nota, fil- Bl-użu tad-Disinn Eżample bl-EMIF Debug Toolkit suġġett.
2021.03.29	21.1	2.4.0	Fil- Disinn Eżample Quick Start kapitlu: • Żid nota mal- Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample u Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni suġġetti. • Aġġornata l- File Dijagramma tal-istruttura fil- Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni suġġett.
2020.12.14	20.4	2.3.0	Fil- Disinn Eżample Quick Start kapitlu, għamel il-bidliet li ġejjin: • Aġġornata l- Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample suġġett li jinkludi disinji multi-EMIF. • Aġġornata l-figura għall-pass 3, fil- Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni suġġett.
2020.10.05	20.3	2.3.0	Fil- Disinn Eżample Gwida Quick Start kapitlu, għamel il-bidliet li ġejjin: • Fil Ħolqien ta' Proġett EMIF, aġġorna l-immaġni fil-pass 6. • Fil Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample, aġġorna ċ-ċifra fil-pass 3. • Fil Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni, aġġorna ċ-ċifra fil-pass 3. • Fil Simulazzjoni Versus Implimentazzjoni tal-Hardware, ikkoreġiet typo minuri fit-tieni tabella. • Fil Bl-użu tad-Disinn Eżample bl-EMIF Debug Toolkit, pass 6 modifikat, passi 7 u 8 miżjud.
kompla...

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2020.04.13	20.1	2.1.0	• Ġol Dwar kapitolu, immodifikat it-tabella fil- Rilaxx Informazzjoni suġġett. • Ġol Disinn Eżample Gwida Quick Start kapitlu: — Modifikat il-pass 7 u l-immaġni assoċjata, fil- Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample suġġett. — Immodifika l- Ġenerazzjoni tad-Disinn Eżample bl-Għażla Debug suġġett. — Immodifika l- Bl-użu tad-Disinn Eżample bl-EMIF Debug Toolkit suġġett.
2019.12.16	19.4	2.0.0	• Ġol Disinn Eżample Quick Start kapitlu: — Aġġornata l-illustrazzjoni fil-pass 6 tal- Ħolqien ta' Proġett EMIF suġġett. — Aġġornata l-illustrazzjoni fil-pass 4 tal- Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample suġġett. — Aġġornata l-illustrazzjoni fil-pass 4 tal- Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni suġġett. — Modifikat il-pass 5 fil- Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni suġġett. — Immodifika l- Linji Gwida Ġenerali tal-Pin u Banek biswit sezzjonijiet tal - Tqegħid tal-Pin għall-IP Intel Agilex EMIF suġġett.
2019.10.18	19.3		• Ġol Ħolqien ta' Proġett EMIF suġġett, aġġorna l-immaġni bil-punt 6. • Ġol Ġenerazzjoni u Konfigurazzjoni tal-IP EMIF suġġett, aġġorna ċ-ċifra bil-pass 1. • Fit-tabella fil- Linji Gwida tal-Editur tal-Parametri Intel Agilex EMIF is-suġġett, bidlet id-deskrizzjoni għall- Bord tab. • Ġol Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample u Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni suġġetti, aġġorna l-immaġni fil-pass 3 ta’ kull suġġett. • Ġol Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni suġġett, aġġornat il- Disinn ta' Simulazzjoni Ġġenerata Eżample File Struttura figura u mmodifika n-nota wara l-figura. • Ġol Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample suġġett, żied pass u figura għal interfaces multipli.
2019.07.31	19.2	1.2.0	• Miżjud Dwar l-Interfaces tal-Memorja Esterna Intel Agilex FPGA IP kapitolu u Informazzjoni dwar ir-Rilaxx. • Dati u numri tal-verżjoni aġġornati. • Titjib minuri għall- Disinn tas-Sinteżi Eżample figura fil- Disinn tas-Sinteżi Eżample suġġett.
2019.04.02	19.1		• Rilaxx inizjali.

Storja ta 'Reviżjoni tad-Dokument għal Interfaces ta' Memorja Esterna Intel Agilex FPGA IP Design Example Gwida għall-Utent

Dokumenti / Riżorsi

intel UG-20219 Interfaces tal-Memorja Esterna Intel Agilex FPGA IP Design Example [pdfGwida għall-Utent UG-20219 Interfaces tal-Memorja Esterna Intel Agilex FPGA IP Design Example, UG-20219, Interfaces tal-Memorja Esterna Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Disinn Example

Referenzi

• Manwal għall-Utent