UG-20219 Інтэрфейс знешняй памяці Intel Agilex FPGA IP Design Example
Пра інтэрфейсы знешняй памяці Intel® Agilex™ FPGA IP
Інфармацыя аб выпуску
Версіі IP такія ж, як і версіі праграмнага забеспячэння Intel® Quartus® Prime Design Suite да v19.1. Пачынаючы з праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2 або больш позняй, ядра IP маюць новую схему кіравання версіямі IP. Нумар схемы кіравання версіямі IP (XYZ) змяняецца ад адной версіі праграмнага забеспячэння да іншай. Змена ў:
- X азначае сур'ёзны перагляд IP. Калі вы абнаўляеце праграмнае забеспячэнне Intel Quartus Prime, вы павінны аднавіць IP.
- Y паказвае, што IP змяшчае новыя функцыі. Аднавіце свой IP, каб уключыць гэтыя новыя функцыі.
- Z паказвае, што IP змяшчае нязначныя змены. Аднавіце свой IP, каб уключыць гэтыя змены.
Пункт Апісанне IP версія 2.4.2 Intel Quartus Prime 21.2 Дата выпуску 2021.06.21
Дызайн ExampКароткае кіраўніцтва для інтэрфейсаў знешняй памяці Intel Agilex™ FPGA IP
Аўтаматызаваны дызайн напрample flow даступны для знешніх інтэрфейсаў памяці Intel Agilex™. Стварэнне Example Дызайн кнопка на ExampУкладка "Дызайн" дазваляе вам вызначаць і ствараць праект сінтэзу і мадэлявання, напрample file наборы, якія можна выкарыстоўваць для праверкі вашага EMIF IP. Вы можаце стварыць дызайн exampфайл, які адпавядае камплекту распрацоўніка Intel FPGA, або для любога EMIF IP, які вы ствараеце. Вы можаце выкарыстоўваць дызайн example, каб дапамагчы вашай ацэнцы, або ў якасці адпраўной кропкі для вашай уласнай сістэмы.
Генеральны дызайн Example Працоўныя працэсы
Стварэнне праекта EMIF
Для праграмнага забеспячэння Intel Quartus Prime версіі 17.1 і пазнейшых вы павінны стварыць праект Intel Quartus Prime перад тым, як ствараць EMIF IP і праектаваць exampле.
- Запусціце праграмнае забеспячэнне Intel Quartus Prime і абярыце File ➤ Майстар новага праекта. Націсніце Далей. Дызайн ExampКароткае кіраўніцтва для інтэрфейсаў знешняй памяці Intel Agilex™ FPGA IP
- Укажыце каталог ( ), назва праекта Intel Quartus Prime ( ), а таксама назву аб'екта дызайну верхняга ўзроўню ( ), якія вы хочаце стварыць. Націсніце Далей.
- Пераканайцеся, што выбраны Пусты праект. Два разы націсніце «Далей».
- У раздзеле "Сям'я" абярыце Intel Agilex.
- У раздзеле «Імя фільтра» увядзіце нумар дэталі прылады.
- У раздзеле «Даступныя прылады» выберыце адпаведную прыладу.
- Націсніце «Гатова».
Стварэнне і канфігураванне EMIF IP
Наступныя крокі ілюструюць, як стварыць і наладзіць IP EMIF. Гэта пакрокавае кіраўніцтва стварае інтэрфейс DDR4, але крокі падобныя для іншых пратаколаў. (Гэтыя крокі адпавядаюць працэсу каталога IP (аўтаномны); калі замест гэтага вы вырашыце выкарыстоўваць працэс (сістэмны) канструктара платформы, крокі падобныя.)
- У акне IP-каталога выберыце External Memory Interfaces Intel Agilex FPGA IP. (Калі акно каталога IP не бачна, выберыце View ➤ Каталог IP.)
- У рэдактары IP-параметраў увядзіце імя аб'екта для IP EMIF (імя, якое вы ўказваеце тут, становіцца file імя для IP) і ўкажыце каталог. Націсніце Стварыць.
- Рэдактар параметраў мае некалькі ўкладак, дзе вы павінны наладзіць параметры, каб адлюстраваць вашу рэалізацыю EMIF.
Інструкцыі па рэдактары параметраў Intel Agilex EMIF
У гэтай тэме прадстаўлены інструкцыі высокага ўзроўню па параметрызацыі ўкладак у рэдактары IP-параметраў Intel Agilex EMIF.
Табліца 1. Рэкамендацыі рэдактара параметраў EMIF
| Укладка «Рэдактар параметраў». | Рэкамендацыі |
| Генерал | Пераканайцеся, што наступныя параметры ўведзены правільна:
• Клас хуткасці для прылады. • Тактавая частата памяці. • Апорная тактавая частата PLL. |
| Памяць | • Каб увесці параметры, звярніцеся да табліцы дадзеных вашай прылады памяці Памяць укладка.
• Вы таксама павінны ўвесці канкрэтнае месца для штыфта ALERT#. (Дастасавальна толькі да пратаколу памяці DDR4.) |
| Mem I/O | • Для першапачатковага даследавання праекта вы можаце выкарыстоўваць налады па змаўчанні на
Mem I/O укладка. • Для пашыранай праверкі канструкцыі вам варта выканаць мадэляванне платы, каб атрымаць аптымальныя налады завяршэння. |
| Увод-вывад FPGA | • Для першапачатковага даследавання праекта вы можаце выкарыстоўваць налады па змаўчанні на
Увод-вывад FPGA укладка. • Для пашыранай праверкі канструкцыі вам варта выканаць мадэляванне платы з адпаведнымі мадэлямі IBIS, каб выбраць адпаведныя стандарты ўводу/вываду. |
| Тэрміны памяці | • Для першапачатковага даследавання праекта вы можаце выкарыстоўваць налады па змаўчанні на
Тэрміны памяці укладка. • Для пашыранай праверкі канструкцыі вы павінны ўвесці параметры ў адпаведнасці з тэхнічным лістом прылады памяці. |
| Кантралёр | Усталюйце параметры кантролера ў адпаведнасці з жаданай канфігурацыяй і паводзінамі вашага кантролера памяці. |
| Дыягностыка | Вы можаце выкарыстоўваць параметры на Дыягностыка укладка, каб дапамагчы ў тэсціраванні і адладцы інтэрфейсу памяці. |
| ExampLe Designs | The ExampLe Designs укладка дазваляе ствараць дызайн напрampфайлы для сінтэзу і мадэлявання. Створаны дызайн example - гэта поўная сістэма EMIF, якая складаецца з IP EMIF і драйвера, які генеруе выпадковы трафік для праверкі інтэрфейсу памяці. |
Для атрымання падрабязнай інфармацыі аб асобных параметрах звярніцеся да адпаведнага раздзела для вашага пратаколу памяці ў Інтэрфейсе знешняй памяці Intel Agilex FPGA IP Кіраўніцтве карыстальніка.
Стварэнне Synthesizable EMIF Design Example
Для камплекта распрацоўшчыка Intel Agilex дастаткова пакінуць большасць налад Intel Agilex EMIF IP па змаўчанні. Каб стварыць сінтэзуемы дызайн напрample, выканайце наступныя дзеянні:
- На ExampНа ўкладцы «Канструкцыі» пераканайцеся, што сцяжок «Сінтэз» пазначаны.
- Калі вы рэалізуеце адзіны інтэрфейс, напрample дызайн, наладзьце EMIF IP і націсніце File➤ Захаваць, каб захаваць бягучую наладу ў IP-адрас карыстальніка file ( .ip).
- Калі вы рэалізуеце эксample дызайн з некалькімі інтэрфейсамі, укажыце колькасць IP-адрасоў да жаданай колькасці інтэрфейсаў. Вы можаце ўбачыць агульную колькасць ідэнтыфікатараў EMIF, такую ж, як і выбраную колькасць IP-адрасоў. Каб наладзіць кожны інтэрфейс, выканайце наступныя дзеянні:
- Выберыце Cal-IP, каб вызначыць падключэнне інтэрфейсу да IP каліброўкі.
- Адпаведна наладзьце IP EMIF ва ўсіх укладках рэдактара параметраў.
- Вярнуцца да Example Ўкладка Дызайн і націсніце Захоп на жаданым ідэнтыфікатары EMIF.
- Паўтарыце крокі ад a да c для ўсіх ідэнтыфікатараў EMIF.
- Вы можаце націснуць кнопку «Ачысціць», каб выдаліць запісаныя параметры, і паўтарыць крокі ад a да c, каб унесці змены ў IP-адрас EMIF.
- Націсніце File➤ Захаваць, каб захаваць бягучую наладу ў IP-адрас карыстальніка file ( .ip).
- Калі вы рэалізуеце адзіны інтэрфейс, напрample дызайн, наладзьце EMIF IP і націсніце File➤ Захаваць, каб захаваць бягучую наладу ў IP-адрас карыстальніка file ( .ip).
- Націсніце Generate Example Дызайн у правым верхнім куце акна.
- Укажыце каталог для дызайну EMIF, напрыкладample і націсніце OK. Паспяховае стварэнне дызайну EMIF example стварае наступнае fileусталяваны ў каталогу qii.
- Націсніце File ➤ Выйсці, каб выйсці з акна IP Parameter Editor Pro. Сістэма падказвае, Апошнія змены не былі згенераваныя. Стварыць зараз? Націсніце "Не", каб перайсці да наступнага патоку.
- Каб адкрыць эксampдызайн, націсніце File ➤ Адкрыйце праект і перайдзіце да /ample_name>/qii/ed_synth.qpf і націсніце Адкрыць.
Заўвага: Для атрымання інфармацыі аб кампіляцыі і праграмаванні дызайну exampле, спасылацца на
Кампіляцыя і праграмаванне Intel Agilex EMIF Design Exampле.
Малюнак 4. Згенераваны Synthesizable Design Example File Структура
Для атрымання інфармацыі аб пабудове сістэмы з двума ці больш знешнімі інтэрфейсамі памяці, звярніцеся да Стварэнне дызайну Example з некалькімі інтэрфейсамі EMIF, у Інтэрфейсах знешняй памяці Intel Agilex FPGA IP Кіраўніцтва карыстальніка. Для атрымання інфармацыі аб адладцы некалькіх інтэрфейсаў звярніцеся да ўключэння набору інструментаў EMIF у існуючай канструкцыі ў Інтэрфейсе знешняй памяці Intel Agilex FPGA IP Кіраўніцтве карыстальніка.
Заўвага: Калі вы не вызначыце сцяжок Simulation або Synthesis, каталог прызначэння змяшчае толькі дызайн Platform Designer files, якія не кампілююцца непасрэдна праграмным забеспячэннем Intel Quartus Prime, але вы можаце view або адрэдагаваць у канструктары платформы. У гэтай сітуацыі вы можаце выканаць наступныя каманды для стварэння сінтэзу і мадэлявання file наборы.
- Каб стварыць кампіляваны праект, вы павінны запусціць скрыпт quartus_sh -t make_qii_design.tcl у каталогу прызначэння.
- Каб стварыць праект мадэлявання, вы павінны запусціць сцэнар quartus_sh -t make_sim_design.tcl у каталогу прызначэння.
Заўвага: Калі вы стварылі дызайн example, а затым унесці ў яго змены ў рэдактары параметраў, вы павінны аднавіць дызайн example, каб убачыць вашыя змены. Нядаўна створаны дызайн напрample не перазапісвае існуючы дызайн example files.
Стварэнне EMIF Design Example для мадэлявання
Для камплекта распрацоўшчыка Intel Agilex дастаткова пакінуць большасць налад Intel Agilex EMIF IP па змаўчанні. Каб стварыць дызайн exampдля мадэлявання выканайце наступныя дзеянні:
- На ExampНа ўкладцы «Канструкцыі» пераканайцеся, што сцяжок «Мадэляванне» адзначаны. Таксама абярыце неабходны фармат Simulation HDL, Verilog або VHDL.
- Наладзьце IP EMIF і націсніце File ➤ Захаваць, каб захаваць бягучую наладу ў IP-адрас карыстальніка file ( .ip).
- Націсніце Generate Example Дызайн у правым верхнім куце акна.
- Укажыце каталог для дызайну EMIF, напрыкладample і націсніце OK. Паспяховае стварэнне дызайну EMIF example стварае некалькі file наборы для розных падтрымоўваных сімулятараў у каталогу sim/ed_sim.
- Націсніце File ➤ Выйсці, каб выйсці з акна IP Parameter Editor Pro. Сістэма падказвае, Апошнія змены не былі згенераваныя. Стварыць зараз? Націсніце "Не", каб перайсці да наступнага патоку.
Створаны дызайн мадэлявання Example File Структура
Заўвага: Інтэрфейс знешняй памяці Intel Agilex FPGA IP у цяперашні час падтрымлівае толькі сімулятары VCS, ModelSim/QuestaSim і Xcelium. Дадатковая падтрымка сімулятара плануецца ў наступных выпусках.
Заўвага: Калі вы не вызначыце сцяжок Simulation або Synthesis, каталог прызначэння змяшчае толькі дызайн Platform Designer files, якія не кампілююцца непасрэдна праграмным забеспячэннем Intel Quartus Prime, але вы можаце view або адрэдагаваць у канструктары платформы. У гэтай сітуацыі вы можаце выканаць наступныя каманды для стварэння сінтэзу і мадэлявання file наборы.
- Каб стварыць праект, які можна кампіляваць, неабходна запусціць скрыпт quartus_sh -t make_qii_design.tcl у каталогу прызначэння.
- Каб стварыць праект мадэлявання, вы павінны запусціць сцэнар quartus_sh -t make_sim_design.tcl у каталогу прызначэння.
Заўвага: Калі вы стварылі дызайн example, а затым унесці ў яго змены ў рэдактары параметраў, вы павінны аднавіць дызайн example, каб убачыць вашыя змены. Нядаўна створаны дызайн напрample не перазапісвае існуючы дызайн example files.
Мадэляванне супраць апаратнай рэалізацыі
Для мадэлявання інтэрфейсу знешняй памяці вы можаце выбраць альбо прапусціць каліброўку, альбо поўную каліброўку на ўкладцы "Дыягностыка" падчас стварэння IP.
Імітацыйныя мадэлі EMIF
У гэтай табліцы параўноўваюцца характарыстыкі мадэляў каліброўкі з пропускам і поўнай каліброўкі.
Табліца 2. Мадэлі мадэлявання EMIF: прапусціць каліброўку супраць поўнай каліброўкі
| Прапусціць каліброўку | Поўная каліброўка |
| Мадэляванне на сістэмным узроўні з упорам на логіку карыстальніка. | Мадэляванне інтэрфейсу памяці з упорам на каліброўку. |
| Дэталі каліброўкі не захоўваюцца. | Захоплівае ўсе сtages каліброўкі. |
| Мае магчымасць захоўваць і атрымліваць даныя. | Уключае выраўноўванне, пабітнае выпраўленне і г.д. |
| Прадстаўляе дакладную эфектыўнасць. | |
| Не ўлічвае перакос дошкі. | |
Мадэляванне RTL супраць апаратнай рэалізацыі
У гэтай табліцы паказаны асноўныя адрозненні паміж мадэляваннем EMIF і апаратнай рэалізацыяй.
Табліца 3. Мадэляванне EMIF RTL у параўнанні з апаратнай рэалізацыяй
| Мадэляванне RTL | Апаратная рэалізацыя |
| Код ініцыялізацыі і каліброўкі Nios® выконваюцца паралельна. | Код ініцыялізацыі і каліброўкі Nios выконваецца паслядоўна. |
| Інтэрфейсы падаюць сігнал cal_done адначасова ў мадэляванні. | Аперацыі мантажніка вызначаюць парадак каліброўкі, і інтэрфейсы не сцвярджаюць cal_done адначасова. |
Вы павінны запусціць мадэляванне RTL на аснове шаблонаў трафіку для прыкладання вашага дызайну. Звярніце ўвагу, што мадэляванне RTL не мадэлюе затрымкі трасіроўкі друкаванай платы, што можа выклікаць неадпаведнасць затрымкі паміж мадэляваннем RTL і апаратнай рэалізацыяй.
Імітацыя IP інтэрфейсу знешняй памяці з дапамогай ModelSim
Гэтая працэдура паказвае, як мадэляваць дызайн EMIF напрampле.
- Запусціце праграмнае забеспячэнне Mentor Graphics* ModelSim і абярыце File ➤ Змяніць каталог. Перайдзіце ў каталог sim/ed_sim/mentor у створаным дызайне exampпапка le.
- Пераканайцеся, што акно стэнаграмы адлюстроўваецца ўнізе экрана. Калі акно стэнаграмы не бачна, адкрыйце яго, націснуўшы View ➤ Стэнаграма.
- У акне стэнаграмы запусціце зыходны файл msim_setup.tcl.
- Пасля завяршэння працы зыходнага файла msim_setup.tcl запусціце ld_debug у акне стэнаграмы.
- Пасля таго, як ld_debug скончыць працу, пераканайцеся, што адлюстроўваецца акно Objects. Калі акно "Аб'екты" не бачна, адкрыйце яго, націснуўшы View ➤ Аб'екты.
- У акне "Аб'екты" выберыце сігналы, якія вы хочаце змадэляваць, пстрыкнуўшы правай кнопкай мышы і выбраўшы "Дадаць хвалю".
- Пасля завяршэння выбару сігналаў для мадэлявання выканайце run -all у акне транскрыпцыі. Мадэляванне працуе, пакуль не будзе завершана.
- Калі сімуляцыя не бачная, націсніце View ➤ Хваля.
Размяшчэнне штыфта для Intel Agilex EMIF IP
У гэтай тэме даюцца рэкамендацыі па размяшчэнні шпілек.
Скончанаview
FPGA Intel Agilex маюць наступную структуру:
- Кожная прылада змяшчае да 8 банкаў уводу-вываду.
- Кожны банк уводу-вываду змяшчае 2 банкі суб-ўводу-вываду.
- Кожны падбанк уводу-вываду змяшчае 4 паласы.
- Кожная паласа змяшчае 12 кантактаў уводу-вываду агульнага прызначэння (GPIO).
Агульныя рэкамендацыі па прывязцы
Ніжэй прыведзены агульныя рэкамендацыі па прывязцы.
Заўвага: Каб атрымаць больш падрабязную інфармацыю аб PIN-кодзе, звярніцеся да раздзела IP-пін-код Intel Agilex FPGA EMIF і планавання рэсурсаў у раздзеле, прысвечаным пратаколу вашага пратакола знешняй памяці, у Кіраўніцтве карыстальніка па інтэрфейсах знешняй памяці Intel Agilex FPGA IP.
- Пераканайцеся, што кантакты для дадзенага інтэрфейсу знешняй памяці знаходзяцца ў адным радку ўводу/вываду.
- Інтэрфейсы, якія ахопліваюць некалькі банкаў, павінны адпавядаць наступным патрабаванням:
- Банкі павінны прылягаць адзін да аднаго. Для атрымання інфармацыі аб сумежных банках звярніцеся да тэмы Архітэктура EMIF: банк уводу-вываду ў Інтэрфейсах знешняй памяці Intel Agilex FPGA IP Кіраўніцтве карыстальніка.
- Усе адрасы, каманды і звязаныя з імі кантакты павінны знаходзіцца ў адным падбанку.
- Піны адрасоў і каманд і даных могуць сумесна выкарыстоўваць суббанк пры наступных умовах:
- Штыфты адрасоў, каманд і даных не могуць выкарыстоўваць адну паласу ўводу/вываду.
- Толькі нявыкарыстаная паласа ўводу/вываду ў банку адрасоў і каманд можа ўтрымліваць кантакты даных.
Табліца 4. Агульныя абмежаванні Pin
| Тып сігналу | Абмежаванне |
| Строб даных | Усе сігналы, якія належаць да групы DQ, павінны знаходзіцца ў адной паласе ўводу/вываду. |
| даныя | Звязаныя кантакты DQ павінны знаходзіцца ў адной паласе ўводу/вываду. Для пратаколаў, якія не падтрымліваюць двухнакіраваныя лініі перадачы дадзеных, сігналы чытання павінны быць згрупаваны асобна ад сігналаў запісу. |
| Адрас і каманда | Піны адраса і каманды павінны размяшчацца ў загадзя вызначаных месцах у падбанку ўводу-вываду. |
Заўвага: Каб атрымаць больш падрабязную інфармацыю аб PIN-кодзе, звярніцеся да раздзела IP-пін-код Intel Agilex FPGA EMIF і планавання рэсурсаў у раздзеле, прысвечаным пратаколу вашага пратакола знешняй памяці, у Кіраўніцтве карыстальніка па інтэрфейсах знешняй памяці Intel Agilex FPGA IP.
- Пераканайцеся, што кантакты для дадзенага інтэрфейсу знешняй памяці знаходзяцца ў адным радку ўводу/вываду.
- Інтэрфейсы, якія ахопліваюць некалькі банкаў, павінны адпавядаць наступным патрабаванням:
- Банкі павінны прылягаць адзін да аднаго. Для атрымання інфармацыі аб сумежных банках звярніцеся да тэмы Архітэктура EMIF: банк уводу-вываду ў Інтэрфейсах знешняй памяці Intel Agilex FPGA IP Кіраўніцтве карыстальніка.
- Усе адрасы, каманды і звязаныя з імі кантакты павінны знаходзіцца ў адным падбанку.
- Піны адрасоў і каманд і даных могуць сумесна выкарыстоўваць суббанк пры наступных умовах:
- Штыфты адрасоў, каманд і даных не могуць выкарыстоўваць адну паласу ўводу/вываду.
- Толькі нявыкарыстаная паласа ўводу/вываду ў банку адрасоў і каманд можа ўтрымліваць кантакты даных.
Стварэнне дызайну Example з опцыяй канфігурацыі TG
Згенераваны дызайн EMIF напрample ўключае блок генератара трафіку (TG). Па змаўчанні дызайн example выкарыстоўвае просты блок TG (altera_tg_avl), які можна скінуць толькі для таго, каб перазапусціць жорстка закадзіраваны шаблон трафіку. Пры неабходнасці вы можаце замест гэтага ўключыць наладжвальны генератар трафіку (TG2). У наладжвальным генератары трафіку (TG2) (altera_tg_avl_2) вы можаце канфігураваць схему трафіку ў рэальным часе з дапамогай кантрольных рэгістраў, што азначае, што вам не трэба перакампіляваць схему, каб змяніць або перазапусціць схему трафіку. Гэты генератар трафіку забяспечвае дакладны кантроль над тыпам трафіку, які ён адпраўляе на інтэрфейс кіравання EMIF. Акрамя таго, ён забяспечвае рэестры стану, якія змяшчаюць падрабязную інфармацыю аб збоях.
Уключэнне генератара трафіку ў Design Example
Вы можаце ўключыць наладжвальны генератар трафіку на ўкладцы "Дыягностыка" ў рэдактары параметраў EMIF. Каб уключыць наладжвальны генератар трафіку, уключыце "Выкарыстоўваць наладжвальны генератар трафіку Avalon 2.0" на ўкладцы "Дыягностыка".
Малюнак 6.
- Вы можаце адключыць шаблон трафіку па змаўчанніtage або наладжаны карыстальнікам трафік stage, але вы павінны мець хаця б адзін stage уключаны. Для атрымання інфармацыі аб гэтых сtagТак, звярніцеся да шаблону трафіку па змаўчанні і шаблону трафіку, настроенага карыстальнікам, у Інтэрфейсах знешняй памяці Intel Agilex FPGA IP Кіраўніцтве карыстальніка.
- Параметр працягласці тэсту TG2 прымяняецца толькі да шаблону трафіку па змаўчанні. Вы можаце выбраць кароткую, сярэднюю або бясконцую працягласць тэсту.
- вы можаце выбраць адно з двух значэнняў для параметру рэжыму інтэрфейсу канфігурацыі TG2:
- JTAG: Дазваляе выкарыстоўваць графічны інтэрфейс у сістэмнай кансолі. Для атрымання дадатковай інфармацыі звярніцеся да Інтэрфейсу канфігурацыі генератара трафіку ў Інтэрфейсе знешняй памяці Intel Agilex FPGA IP Кіраўніцтве карыстальніка.
- Экспарт: Дазваляе выкарыстоўваць карыстальніцкую логіку RTL для кіравання шаблонам трафіку.
Выкарыстанне Design Example з наборам інструментаў адладкі EMIF
Перад запускам EMIF Debug Toolkit пераканайцеся, што вы сканфігуравалі прыладу з дапамогай праграмавання file з уключаным наборам інструментаў адладкі EMIF. Каб запусціць EMIF Debug Toolkit, выканайце наступныя дзеянні:
- У праграмным забеспячэнні Intel Quartus Prime адкрыйце System Console, выбраўшы Tools ➤ System Debugging Tools ➤ System Console.
- [Прапусціце гэты крок, калі ваш праект ужо адкрыты ў праграмным забеспячэнні Intel Quartus Prime.] У сістэмнай кансолі загрузіце аб'ект SRAM file (.sof), з дапамогай якога вы запраграмавалі плату (як апісана ў Перадумовы для выкарыстання набору інструментаў адладкі EMIF у Кіраўніцтве карыстальніка інтэрфейсаў знешняй памяці Intel Agilex FPGA IP).
- Выберыце асобнікі для адладкі.
- Выберыце EMIF Calibration Debug Toolkit для адладкі каліброўкі EMIF, як апісана ў Стварэнне дызайну Example з опцыяй адладкі каліброўкі. У якасці альтэрнатывы выберыце EMIF TG Configuration Toolkit для адладкі генератара трафіку, як апісана ў раздзеле "Стварэнне Design Ex"ample з опцыяй канфігурацыі TG.
- Націсніце "Адкрыць набор інструментаў", каб адкрыць асноўны view набору інструментаў адладкі EMIF.
- Калі ў запраграмаванай схеме ёсць некалькі асобнікаў EMIF, выберыце слупок (шлях да JTAG master) і ідэнтыфікатар інтэрфейсу памяці асобніка EMIF, для якога трэба актываваць набор інструментаў.
- Націсніце «Актываваць інтэрфейс», каб дазволіць набору інструментаў счытваць параметры інтэрфейсу і стан каліброўкі.
- Вы павінны адладжваць адзін інтэрфейс за раз; такім чынам, каб падключыцца да іншага інтэрфейсу ў дызайне, вы павінны спачатку дэактываваць бягучы інтэрфейс.
Наступныя эксampфайлы справаздач з EMIF Calibration Debug Toolkit і EMIF TG Configuration Toolkit: адпаведна.
Заўвага: Падрабязную інфармацыю аб адладцы каліброўкі глядзіце ў раздзеле Адладка з дапамогай набору інструментаў адладкі інтэрфейсу знешняй памяці ў Кіраўніцтве карыстальніка інтэрфейсаў знешняй памяці Intel Agilex FPGA IP.
Заўвага: Для атрымання падрабязнай інфармацыі аб адладцы генератара трафіку звярніцеся да Карыстальніцкага інтэрфейсу канфігурацыі генератара трафіку ў Інтэрфейсе знешняй памяці Intel Agilex FPGA IP Кіраўніцтве карыстальніка.
Дызайн Example Апісанне інтэрфейсаў знешняй памяці Intel Agilex FPGA IP
Пры параметрызацыі і генерацыі вашага EMIF IP вы можаце паказаць, каб сістэма стварала каталогі для мадэлявання і сінтэзу file наборы, і генераваць file усталёўваецца аўтаматычна. Калі вы выбіраеце Simulation або Synthesis у Exampле Дызайн Files на Example Дызайн ўкладка, сістэма стварае поўнае мадэляванне file набор або поўны сінтэз file набор, у адпаведнасці з вашым выбарам.
Дызайн сінтэзу Example
Дызайн сінтэзу напрample змяшчае асноўныя блокі, паказаныя на малюнку ніжэй.
- Генератар трафіку, які з'яўляецца сінтэзаваным Avalon®-MM exampдрайвер le, які рэалізуе псеўдавыпадковы шаблон чытання і запісу па зададзенай колькасці адрасоў. Генератар трафіку таксама кантралюе дадзеныя, счытваныя з памяці, каб пераканацца, што яны супадаюць з запісанымі дадзенымі, і ў адваротным выпадку паведамляе аб збоі.
- Асобнік інтэрфейсу памяці, які ўключае:
- Кантролер памяці, які мадэруе паміж інтэрфейсам Avalon-MM і інтэрфейсам AFI.
- PHY, які служыць інтэрфейсам паміж кантролерам памяці і знешнімі прыладамі памяці для выканання аперацый чытання і запісу.
Малюнак 7. Дызайн сінтэзу Example
Заўвага: Калі для аднаго або некалькіх параметраў "Рэжым сумеснага выкарыстання PLL", "Рэжым сумеснага выкарыстання DLL" або "Рэжым сумеснага выкарыстання OCT" усталявана любое значэнне, акрамя "Без сумеснага выкарыстання", дызайн сінтэзу напр.ample будзе ўтрымліваць два асобнікі інтэрфейсу генератара трафіку/памяці. Два асобніка інтэрфейсу генератара трафіку/памяці звязаны толькі агульнымі злучэннямі PLL/DLL/OCT, як вызначана наладамі параметраў. Экземпляры інтэрфейсу генератара трафіку/памяці дэманструюць, як вы можаце зрабіць такія злучэнні ў вашых уласных праектах.
Дызайн мадэлявання Example
Праект мадэлявання напрample змяшчае асноўныя блокі, паказаныя на наступным малюнку.
- Асобнік дызайну сінтэзу напрampле. Як апісана ў папярэднім раздзеле, дызайн сінтэзу напрampLe змяшчае генератар трафіку, кампанент каліброўкі і асобнік інтэрфейсу памяці. Гэтыя блокі па змаўчанні выкарыстоўваюць для хуткага мадэлявання абстрактныя мадэлі мадэлявання.
- Мадэль памяці, якая дзейнічае як агульная мадэль, якая адпавядае спецыфікацыям пратаколу памяці. Часта пастаўшчыкі памяці прадастаўляюць імітацыйныя мадэлі для сваіх канкрэтных кампанентаў памяці, якія вы можаце спампаваць з іх webсайты.
- Сродак праверкі стану, які кантралюе сігналы стану ад IP інтэрфейсу вонкавай памяці і генератара трафіку, каб сігналізаваць аб агульным стане праходжання або няўдачы.
Малюнак 10. Прыклад дызайну мадэляванняample
ExampУкладка інтэрфейсу дызайну
Рэдактар параметраў уключае Example Укладка "Дызайн", якая дазваляе параметраваць і ствараць ваш дызайн, напрampлес.
Інтэрфейсы знешняй памяці Intel Agilex FPGA IP Design Example Архівы кіраўніцтва карыстальніка
Версіі IP супадаюць з версіямі праграмнага забеспячэння Intel Quartus Prime Design Suite да v19.1. Пачынаючы з праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2 або больш позняй, IP-адрасы маюць новую схему кіравання версіямі IP. Калі версія ядра IP адсутнічае ў спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі ядра IP.
Гісторыя версій дакумента для інтэрфейсаў знешняй памяці Intel Agilex FPGA IP Design Example Кіраўніцтва карыстальніка
| Версія дакумента | Версія Intel Quartus Prime | IP версія | Змены |
| 2021.06.21 | 21.2 | 2.4.2 | У ст Дызайн ExampХуткі старт раздзел:
• Дададзена нататка да Кампіляцыя і праграмаванне Intel Agilex EMIF Design Example тэма. • Зменена назва Стварэнне дызайну Example з опцыяй адладкі каліброўкі тэма. • Дададзены Стварэнне дызайну Example з опцыяй канфігурацыі TG і Уключэнне генератара трафіку ў Design Example тэмы. • Зменены крокі 2, 3 і 4, абноўлены некалькі фігур і дададзеная заўвага ў Выкарыстанне Design Example з наборам інструментаў адладкі EMIF тэма. |
| 2021.03.29 | 21.1 | 2.4.0 | У ст Дызайн ExampХуткі старт раздзел:
• Дададзена нататка да Стварэнне Synthesizable EMIF Design Example і Стварэнне EMIF Design Example для мадэлявання тэмы. • Абноўлены File Структурная схема ў Стварэнне EMIF Design Example для мадэлявання тэма. |
| 2020.12.14 | 20.4 | 2.3.0 | У ст Дызайн ExampХуткі старт раздзел, унёс наступныя змены:
• Абноўлены Стварэнне Synthesizable EMIF Design Example тэма для ўключэння дызайнаў з некалькімі EMIF. • Абноўлены малюнак для кроку 3 у Стварэнне EMIF Design Example для мадэлявання тэма. |
| 2020.10.05 | 20.3 | 2.3.0 | У ст Дызайн ExampКароткае кіраўніцтва раздзел, унёс наступныя змены:
• У Стварэнне праекта EMIF, абнавіў выяву на этапе 6. • У Стварэнне Synthesizable EMIF Design Example, абнавіў фігуру на этапе 3. • У Стварэнне EMIF Design Example для мадэлявання, абнавіў фігуру на этапе 3. • У Мадэляванне супраць апаратнай рэалізацыі, выправіў нязначную памылку друку ў другой табліцы. • У Выкарыстанне Design Example з наборам інструментаў адладкі EMIF, зменены крок 6, дададзены крокі 7 і 8. |
| працяг... | |||
| Версія дакумента | Версія Intel Quartus Prime | IP версія | Змены |
| 2020.04.13 | 20.1 | 2.1.0 | • У ст Аб кіраўнік, змяніў табліцу ў
Інфармацыя аб выпуску тэма. • У ст Дызайн ExampКароткае кіраўніцтва раздзел: — Зменены крок 7 і звязаны малюнак у Стварэнне Synthesizable EMIF Design Example тэма. — Зменены Стварэнне дызайну Example з опцыяй адладкі тэма. — Зменены Выкарыстанне Design Example з наборам інструментаў адладкі EMIF тэма. |
| 2019.12.16 | 19.4 | 2.0.0 | • У ст Дызайн ExampХуткі старт раздзел:
— Абноўлена ілюстрацыя на этапе 6 Стварэнне праекта EMIF тэма. — Абноўлена ілюстрацыя на этапе 4 Стварэнне Synthesizable EMIF Design Example тэма. — Абноўлена ілюстрацыя на этапе 4 Стварэнне EMIF Design Example для мадэлявання тэма. — Зменены крок 5 у ст Стварэнне EMIF Design Example для мадэлявання тэма. — Зменены Агульныя рэкамендацыі па прывязцы і Прылеглыя банкі раздзелы Размяшчэнне штыфта для Intel Agilex EMIF IP тэма. |
| 2019.10.18 | 19.3 | • У ст Стварэнне праекта EMIF тэма, абнавіў малюнак пунктам 6.
• У ст Стварэнне і канфігураванне EMIF IP тэма, абнавіў малюнак з крокам 1. • У табліцы ў ст Інструкцыі па рэдактары параметраў Intel Agilex EMIF тэма, змяніў апісанне для Савет укладка. • У ст Стварэнне Synthesizable EMIF Design Example і Стварэнне EMIF Design Example для мадэлявання тэмы, абнавіў выяву на этапе 3 кожнай тэмы. • У ст Стварэнне EMIF Design Example для мадэлявання тэма, абноўлены ст Створаны дызайн мадэлявання Example File Структура малюнак і змяніў нататку пасля малюнка. • У ст Стварэнне Synthesizable EMIF Design Example тэма, дададзены крок і малюнак для некалькіх інтэрфейсаў. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Дададзена Пра інтэрфейсы знешняй памяці Intel Agilex FPGA IP раздзел і інфармацыя аб выпуску.
• Абноўленыя даты і нумары версій. • Нязначнае паляпшэнне ў Дызайн сінтэзу Example дзеяч у ст Дызайн сінтэзу Example тэма. |
| 2019.04.02 | 19.1 | • Першапачатковы выпуск. |
Гісторыя версій дакумента для інтэрфейсаў знешняй памяці Intel Agilex FPGA IP Design Example Кіраўніцтва карыстальніка
Дакументы / Рэсурсы
 |
intel UG-20219 Інтэрфейс знешняй памяці Intel Agilex FPGA IP Design Example [pdfКіраўніцтва карыстальніка UG-20219 Інтэрфейс знешняй памяці Intel Agilex FPGA IP Design Example, UG-20219, інтэрфейсы знешняй памяці Intel Agilex FPGA IP Design Example, Інтэрфейсы Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
