UG-20219 išorinės atminties sąsajos Intel Agilex FPGA IP Design Example

Apie išorines atminties sąsajas Intel® Agilexâ„¢ FPGA IP

Išleidimo informacija

IP versijos yra tokios pačios kaip Intel® Quartus® Prime Design Suite programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP branduoliai turi naują IP versijų kūrimo schemą. IP versijų schemos (XYZ) numeris keičiasi iš vienos programinės įrangos versijos į kitą. Pakeitimas:

• X reiškia esminį TL pataisymą. Jei atnaujinate „Intel Quartus Prime“ programinę įrangą, turite atkurti IP.
• Y reiškia, kad IP yra naujų funkcijų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šias naujas funkcijas.
• Z rodo, kad IP yra nedidelių pakeitimų. Iš naujo sugeneruokite savo IP, kad įtrauktumėte šiuos pakeitimus.
  

  Prekė	Aprašymas
  IP versija	2.4.2
  Intel Quartus Prime	21.2
  Išleidimo data	2021.06.21

Dizainas Pvzample Trumpasis išorinės atminties sąsajų pradžios vadovas Intel Agilex™ FPGA IP

Automatizuotas dizainas, pvzamp„le flow“ galima naudoti „Intel Agilex™“ išorinėms atminties sąsajoms. The Generate Example Designs mygtukas ant ExampLe Designs skirtukas leidžia nurodyti ir generuoti sintezės ir modeliavimo dizainą, pvzample file rinkinius, kuriuos galite naudoti savo EMIF IP patvirtinimui. Galite sukurti dizainą, pvzample, kuris atitinka Intel FPGA kūrimo rinkinį arba bet kurį jūsų sugeneruotą EMIF IP. Galite naudoti dizainą pvzample, kad padėtų jūsų vertinimui arba kaip atskaitos taškas jūsų sistemai.

Bendras dizainas Example Darbo eigos

EMIF projekto kūrimas

Jei naudojate 17.1 ir naujesnės versijos „Intel Quartus Prime“ programinės įrangos, turite sukurti „Intel Quartus Prime“ projektą prieš generuodami EMIF IP ir dizainą, pvz.ample.

1. Paleiskite „Intel Quartus Prime“ programinę įrangą ir pasirinkite File ➤ Naujo projekto vedlys. Spustelėkite Kitas. Dizainas Pvzample Trumpasis išorinės atminties sąsajų pradžios vadovas Intel Agilex™ FPGA IP
2. Nurodykite katalogą ( ), „Intel Quartus Prime“ projekto pavadinimas ( ) ir aukščiausio lygio dizaino objekto pavadinimą ( ), kurį norite sukurti. Spustelėkite Kitas.
3. Patikrinkite, ar pasirinktas Tuščias projektas. Du kartus spustelėkite Kitas.
4. Dalyje Šeima pasirinkite Intel Agilex.
5. Dalyje Pavadinimo filtras įveskite įrenginio dalies numerį.
6. Dalyje Galimi įrenginiai pasirinkite atitinkamą įrenginį.
7. Spustelėkite Baigti.

EMIF IP generavimas ir konfigūravimas

Šie veiksmai iliustruoja, kaip sukurti ir konfigūruoti EMIF IP. Šis žingsnis sukuria DDR4 sąsają, tačiau kiti protokolai atliekami panašiai. (Šie veiksmai atliekami pagal IP katalogo (autonominio) srautą; jei vietoj to pasirenkate naudoti platformos kūrėjo (sistemos) srautą, veiksmai yra panašūs.)

1. Lange IP katalogas pasirinkite Išorinės atminties sąsajos Intel Agilex FPGA IP. (Jei IP katalogo lango nematote, pasirinkite View ➤ IP katalogas.)
2. IP parametrų rengyklėje pateikite EMIF IP objekto pavadinimą (čia pateiktas pavadinimas tampa file IP pavadinimas) ir nurodykite katalogą. Spustelėkite Sukurti.
3. Parametrų rengyklėje yra keli skirtukai, kuriuose turite sukonfigūruoti parametrus, kad atspindėtų jūsų EMIF diegimą.

Intel Agilex EMIF parametrų rengyklės gairės
Šioje temoje pateikiamos aukšto lygio nurodymai, kaip parametruoti skirtukus Intel Agilex EMIF IP parametrų rengyklėje.

1 lentelė. EMIF parametrų rengyklės gairės

Parametrų redaktoriaus skirtukas	Gairės
Generolas	Įsitikinkite, kad šie parametrai įvesti teisingai: • Prietaiso greičio klasė. • Atminties laikrodžio dažnis. • PLL atskaitos laikrodžio dažnis.
Atmintis	• Norėdami įvesti parametrus, žr. savo atminties įrenginio duomenų lapą Atmintis skirtuką. • Taip pat turėtumėte įvesti konkrečią ALERT# PIN kodo vietą. (Taikoma tik DDR4 atminties protokolui.)
Mem I/O	• Pradiniams projekto tyrimams galite naudoti numatytuosius nustatymus Mem I/O skirtuką. • Norėdami išplėsti dizaino patvirtinimą, turėtumėte atlikti plokštės modeliavimą, kad gautumėte optimalius užbaigimo nustatymus.
FPGA I/O	• Pradiniams projekto tyrimams galite naudoti numatytuosius nustatymus FPGA I/O skirtuką. • Norėdami išplėsti dizaino patvirtinimą, turėtumėte atlikti plokštės modeliavimą su susijusiais IBIS modeliais, kad pasirinktumėte tinkamus įvesties / išvesties standartus.
Mem laikas	• Pradiniams projekto tyrimams galite naudoti numatytuosius nustatymus Mem laikas skirtuką. • Norėdami išplėsti dizaino patvirtinimą, turėtumėte įvesti parametrus pagal savo atminties įrenginio duomenų lapą.
Valdiklis	Nustatykite valdiklio parametrus pagal pageidaujamą atminties valdiklio konfigūraciją ir veikimą.
Diagnostika	Galite naudoti parametrus Diagnostika skirtuką, kad padėtų išbandyti ir derinti atminties sąsają.
Example Dizainai	The Example Dizainai skirtukas leidžia sukurti dizainą, pvzamples sintezei ir modeliavimui. Sukurtas dizainas pvzample yra visa EMIF sistema, susidedanti iš EMIF IP ir tvarkyklės, generuojančios atsitiktinį srautą, kad patvirtintų atminties sąsają.

Norėdami gauti išsamios informacijos apie atskirus parametrus, žr. atitinkamą skyrių apie savo atminties protokolą Išorinės atminties sąsajos Intel Agilex FPGA IP vartotojo vadove.

Sintezuojamo EMIF dizaino generavimas Example

„Intel Agilex“ kūrimo rinkiniui pakanka palikti daugumą Intel Agilex EMIF IP nustatymų į numatytąsias reikšmes. Norėdami sukurti sintezuojamą dizainą, pvzample, atlikite šiuos veiksmus:

1. Ant Exampskirtuke Dizainai, įsitikinkite, kad pažymėtas laukelis Sintezė.
   • Jei diegiate vieną sąsają, pvzample design, sukonfigūruokite EMIF IP ir spustelėkite File➤ Išsaugoti, kad išsaugotumėte esamą nustatymą vartotojo IP variante file ( .ip).
     • Jei įgyvendinate buvampprojektavimas su keliomis sąsajomis, nurodykite IP skaičių iki norimo sąsajų skaičiaus. Galite matyti bendrą EMIF ID skaičių, tokį pat kaip ir pasirinktą IP skaičių. Norėdami sukonfigūruoti kiekvieną sąsają, atlikite šiuos veiksmus:
   •  Pasirinkite Cal-IP, kad nurodytumėte sąsajos ryšį su kalibravimo IP.
   • Atitinkamai sukonfigūruokite EMIF IP visame Parametrų rengyklės skirtuke.
   • Grįžti į Exampskirtuką Dizainas ir spustelėkite Capture ant norimo EMIF ID.
   • Pakartokite veiksmus nuo a iki c visiems EMIF ID.
   • Galite spustelėti mygtuką Išvalyti, kad pašalintumėte užfiksuotus parametrus, ir kartokite veiksmus nuo a iki c, kad pakeistumėte EMIF IP.
   • Spustelėkite File➤ Išsaugoti, kad išsaugotumėte esamą nustatymą vartotojo IP variante file ( .ip).
2. Spustelėkite Generuoti example Design viršutiniame dešiniajame lango kampe.
3. Nurodykite EMIF dizaino katalogą, pvzample ir spustelėkite Gerai. Sėkmingas EMIF dizaino generavimas, pvzample sukuria šiuos dalykus filenustatytas qii kataloge.
4. Spustelėkite File ➤ Išeiti, kad išeitumėte iš IP parametrų rengyklės lango. Sistema ragina: Naujausi pakeitimai nebuvo sukurti. Sugeneruoti dabar? Spustelėkite Ne, jei norite tęsti kitą eigą.
5. Norėdami atidaryti buvample dizainas, spustelėkite File ➤ Atidarykite projektą ir eikite į /ample_name>/qii/ed_synth.qpf ir spustelėkite Atidaryti.
   Pastaba: Norėdami gauti informacijos apie dizaino kompiliavimą ir programavimą, pvzample, kreipkis
   „Intel Agilex EMIF Design Ex“ kompiliavimas ir programavimasample.

4 pav. Sukurtas sintezuojamas dizainas Pvzample File Struktūra

Informacijos apie sistemos su dviem ar daugiau išorinių atminties sąsajų kūrimą rasite skyriuje „Design Ex“ kūrimasample su keliomis EMIF sąsajomis, Išorinės atminties sąsajų Intel Agilex FPGA IP vartotojo vadove. Norėdami gauti informacijos apie kelių sąsajų derinimą, žr. Išorinės atminties sąsajų Intel Agilex FPGA IP vartotojo vadove esantį EMIF įrankių rinkinio įjungimą esamame projekte.

Pastaba: Jei nepažymite žymės langelio Modeliavimas arba Sintezė, paskirties kataloge yra tik Platform Designer dizainas files, kurių „Intel Quartus Prime“ programinė įranga nesukompiliuoja tiesiogiai, bet jūs galite view arba redaguoti platformos kūrimo priemonėje. Esant tokiai situacijai, galite paleisti šias komandas, kad sukurtumėte sintezę ir modeliavimą file rinkiniai.

• Norėdami sukurti kompiliuojamą projektą, paskirties kataloge turite paleisti quartus_sh -t make_qii_design.tclscript.
• Norėdami sukurti modeliavimo projektą, paskirties kataloge turite paleisti scenarijų quartus_sh -t make_sim_design.tcl.

Pastaba: Jei sukūrėte dizainą, pvzample ir atlikite jo pakeitimus parametrų rengyklėje, turite iš naujo sukurti dizainą, pvzample, kad pamatytumėte, kaip atlikti pakeitimai. Naujai sukurtas dizainas, pvzample neperrašo esamo dizaino example files.

EMIF dizaino egz. generavimasample modeliavimui

„Intel Agilex“ kūrimo rinkiniui pakanka palikti daugumą „Intel Agilex EMIF“ IP nustatymų į numatytąsias reikšmes. Norėdami sukurti dizainą, pvzampJei norite modeliuoti, atlikite šiuos veiksmus:

1. Ant Exampskirtuke Dizainai, įsitikinkite, kad pažymėtas langelis Modeliavimas. Taip pat pasirinkite reikiamą modeliavimo HDL formatą – Verilog arba VHDL.
2. Konfigūruokite EMIF IP ir spustelėkite File ➤ Išsaugoti, kad išsaugotumėte esamą nustatymą vartotojo IP variante file ( .ip).
3. Spustelėkite Generuoti example Design viršutiniame dešiniajame lango kampe.
4. Nurodykite EMIF dizaino katalogą, pvzample ir spustelėkite Gerai. Sėkmingas EMIF dizaino generavimas, pvzample sukuria kelis file rinkiniai įvairiems palaikomiems treniruokliams sim/ed_sim kataloge.
5. Spustelėkite File ➤ Išeiti, kad išeitumėte iš IP parametrų rengyklės lango. Sistema ragina: Naujausi pakeitimai nebuvo sukurti. Sugeneruoti dabar? Spustelėkite Ne, jei norite tęsti kitą eigą.

Sukurtas modeliavimo dizainas Pvzample File Struktūra

Pastaba: Išorinės atminties sąsajos Intel Agilex FPGA IP šiuo metu palaiko tik VCS, ModelSim/QuestaSim ir Xcelium simuliatorius. Ateities leidimuose planuojamas papildomas simuliatoriaus palaikymas.

Pastaba: Jei nepažymite žymės langelio Modeliavimas arba Sintezė, paskirties kataloge yra tik Platform Designer dizainas files, kurių „Intel Quartus Prime“ programinė įranga nesukompiliuoja tiesiogiai, bet jūs galite view arba redaguoti platformos kūrimo priemonėje. Esant tokiai situacijai, galite paleisti šias komandas, kad sukurtumėte sintezę ir modeliavimą file rinkiniai.

• Norėdami sukurti kompiliuojamą projektą, paskirties kataloge turite paleisti scenarijų quartus_sh -t make_qii_design.tcl.
• Norėdami sukurti modeliavimo projektą, paskirties kataloge turite paleisti scenarijų quartus_sh -t make_sim_design.tcl.

Pastaba: Jei sukūrėte dizainą, pvzample ir atlikite jo pakeitimus parametrų rengyklėje, turite iš naujo sukurti dizainą, pvzample, kad pamatytumėte, kaip atlikti pakeitimai. Naujai sukurtas dizainas, pvzample neperrašo esamo dizaino example files.

Modeliavimas prieš aparatinės įrangos diegimą
Išorinės atminties sąsajos modeliavimui galite pasirinkti praleisti kalibravimą arba visą kalibravimą skirtuke Diagnostika generuojant IP.

EMIF modeliavimo modeliai
Šioje lentelėje palyginamos praleidimo kalibravimo ir pilno kalibravimo modelių charakteristikos.

2 lentelė. EMIF modeliavimo modeliai: Kalibravimo praleidimas, palyginti su visišku kalibravimu

Praleisti kalibravimą	Pilnas kalibravimas
Sistemos lygio modeliavimas, sutelkiant dėmesį į vartotojo logiką.	Atminties sąsajos modeliavimas, sutelkiant dėmesį į kalibravimą.
Kalibravimo detalės nėra užfiksuotos.	Užfiksuoja visus stages kalibravimo.
Turi galimybę saugoti ir gauti duomenis.	Apima niveliavimą, nukrypimą per bitą ir kt.
Reiškia tikslų efektyvumą.
Neatsižvelgia į lentos pasvirimą.

RTL modeliavimas prieš aparatinės įrangos diegimą
Šioje lentelėje pabrėžiami pagrindiniai EMIF modeliavimo ir aparatinės įrangos diegimo skirtumai.

3 lentelė. EMIF RTL modeliavimas ir aparatinės įrangos diegimas

RTL modeliavimas	Aparatinės įrangos diegimas
Nios® inicijavimo ir kalibravimo kodas vykdomas lygiagrečiai.	Nios inicijavimo ir kalibravimo kodas vykdomas nuosekliai.
Sąsajos vienu metu patvirtina cal_done signalą modeliuojant.	Montuotojo operacijos nustato kalibravimo tvarką, o sąsajos nenurodo cal_done vienu metu.

Turėtumėte paleisti RTL modeliavimą, pagrįstą savo dizaino programos srauto modeliais. Atminkite, kad RTL modeliavimas nemodeliuoja PCB sekimo vėlavimų, dėl kurių gali atsirasti RTL modeliavimo ir aparatinės įrangos diegimo delsos neatitikimas.

 Išorinės atminties sąsajos IP modeliavimas su ModelSim
Ši procedūra parodo, kaip imituoti EMIF dizainą, pvzample.

1. Paleiskite Mentor Graphics* ModelSim programinę įrangą ir pasirinkite File ➤ Keisti katalogą. Eikite į sim/ed_sim/mentor katalogą sugeneruotame projekte, pvzample aplanką.
2. Patikrinkite, ar ekrano apačioje rodomas nuorašo langas. Jei nuorašo langas nematomas, parodykite jį spustelėdami View ➤ Nuorašas.
3. Nuorašo lange paleiskite šaltinį msim_setup.tcl.
4. Baigus veikti šaltinio msim_setup.tcl, transkripcijos lange paleiskite ld_debug.
5. Kai ld_debug baigs veikti, patikrinkite, ar rodomas langas Objektai. Jei objektų lango nesimato, parodykite jį spustelėdami View ➤ Objektai.
6. Objektų lange pasirinkite signalus, kuriuos norite imituoti, dešiniuoju pelės klavišu spustelėdami ir pasirinkdami Add Wave.
7. Baigę pasirinkti signalus modeliavimui, stenogramos lange paleiskite run -all. Modeliavimas vykdomas tol, kol jis bus baigtas.
8. Jei modeliavimo nematote, spustelėkite View ➤ Banga.

Kaiščio vieta Intel Agilex EMIF IP
Šioje temoje pateikiamos smeigtukų įdėjimo gairės.

Baigėsiview
„Intel Agilex FPGA“ turi tokią struktūrą:

• Kiekviename įrenginyje yra iki 8 I/O bankų.
• Kiekviename I/O banke yra 2 antriniai I/O bankai.
• Kiekviename antriniame I/O banke yra 4 juostos.
• Kiekvienoje juostoje yra 12 bendrosios paskirties I/O (GPIO) kaiščių.

Bendrosios kaiščių gairės
Toliau pateikiamos bendros smeigtukų gairės.

Pastaba: Išsamesnės informacijos apie kaiščius rasite „Intel Agilex FPGA EMIF IP Pin ir Resource Planning“ skyriuje „Intel Agilex FPGA IP User Guide“ išorinės atminties protokolo skyriuje, skirtame konkrečiai protokolui.

• Įsitikinkite, kad tam tikros išorinės atminties sąsajos kaiščiai yra toje pačioje I/O eilutėje.
• Sąsajos, apimančios kelis bankus, turi atitikti šiuos reikalavimus:
  •  Bankai turi būti greta vienas kito. Norėdami gauti informacijos apie gretimus bankus, žr. temą EMIF Architecture: I/O Bank Išorinės atminties sąsajos Intel Agilex FPGA IP vartotojo vadove.
•  Visi adresai, komandos ir susiję kaiščiai turi būti viename subbanke.
• Adreso, komandų ir duomenų smeigtukai gali bendrinti subbanką šiomis sąlygomis:
  • Adreso, komandų ir duomenų kaiščiai negali bendrinti įvesties / išvesties juostos.
  • Tik nenaudojamoje įvesties/išvesties juostoje adresų ir komandų banke gali būti duomenų kaiščiai.

4 lentelė. Bendrieji kaiščio apribojimai

Signalo tipas	Apribojimas
Data Strobe	Visi signalai, priklausantys DQ grupei, turi būti toje pačioje I/O juostoje.
Duomenys	Susiję DQ kaiščiai turi būti toje pačioje I/O juostoje. Protokoluose, kurie nepalaiko dvikrypčių duomenų linijų, skaitymo signalai turėtų būti sugrupuoti atskirai nuo rašymo signalų.
Adresas ir komanda	Adreso ir komandų kaiščiai turi būti iš anksto nustatytose I/O antrinio banko vietose.

Pastaba: Išsamesnės informacijos apie kaiščius rasite „Intel Agilex FPGA EMIF IP Pin ir Resource Planning“ skyriuje „Intel Agilex FPGA IP User Guide“ išorinės atminties protokolo skyriuje, skirtame konkrečiai protokolui.

• Įsitikinkite, kad tam tikros išorinės atminties sąsajos kaiščiai yra toje pačioje I/O eilutėje.
• Sąsajos, apimančios kelis bankus, turi atitikti šiuos reikalavimus:
  • Bankai turi būti greta vienas kito. Norėdami gauti informacijos apie gretimus bankus, žr. temą EMIF Architecture: I/O Bank Išorinės atminties sąsajos Intel Agilex FPGA IP vartotojo vadove.
• Visi adresai, komandos ir susiję kaiščiai turi būti viename subbanke.
• Adreso, komandų ir duomenų smeigtukai gali bendrinti subbanką šiomis sąlygomis:
  • Adreso, komandų ir duomenų kaiščiai negali bendrinti įvesties / išvesties juostos.
  • Tik nenaudojamoje įvesties/išvesties juostoje adresų ir komandų banke gali būti duomenų kaiščiai.

Dizaino egz. sukūrimasampsu TG konfigūravimo parinktimi

Sukurtas EMIF dizainas, pvzample apima eismo generatoriaus bloką (TG). Pagal numatytuosius nustatymus dizainas pvzample naudoja paprastą TG bloką (altera_tg_avl), kurį galima iš naujo nustatyti tik norint iš naujo paleisti sunkiai užkoduotą srauto modelį. Jei reikia, galite pasirinkti įjungti konfigūruojamą srauto generatorių (TG2). Konfigūruojamame srauto generatoriuje (TG2) (altera_tg_avl_2) galite konfigūruoti eismo modelį realiuoju laiku naudodami valdymo registrus, o tai reiškia, kad jums nereikia iš naujo kompiliuoti dizaino, kad pakeistumėte ar paleistumėte srauto modelį. Šis srauto generatorius leidžia tiksliai valdyti srauto tipą, kurį jis siunčia EMIF valdymo sąsajoje. Be to, jame pateikiami būsenos registrai, kuriuose yra išsami gedimų informacija.

Srauto generatoriaus įjungimas projektuojant Example

Konfigūruojamą srauto generatorių galite įjungti EMIF parametrų rengyklės skirtuke Diagnostika. Norėdami įjungti konfigūruojamą srauto generatorių, skirtuke Diagnostika įjunkite Naudoti konfigūruojamą Avalon eismo generatorių 2.0.

6 pav.

• Galite pasirinkti išjungti numatytąjį srauto modelį stage arba vartotojo sukonfigūruotas srautas stage, bet turite turėti bent vieną stage įjungtas. Norėdami gauti informacijos apie šiuos stages, žr. Numatytąjį srauto šabloną ir vartotojo sukonfigūruotą srauto modelį Išorinės atminties sąsajų Intel Agilex FPGA IP vartotojo vadove.
• TG2 bandymo trukmės parametras taikomas tik numatytajam srauto modeliui. Galite pasirinkti trumpą, vidutinę arba begalinę testo trukmę.
• TG2 konfigūracijos sąsajos režimo parametrui galite pasirinkti vieną iš dviejų reikšmių:
  • JTAG: Leidžia naudoti GUI sistemos konsolėje. Norėdami gauti daugiau informacijos, žr. Srauto generatoriaus konfigūravimo sąsają Išorinės atminties sąsajos Intel Agilex FPGA IP vartotojo vadove.
  • Eksportuoti: Leidžia naudoti tinkintą RTL logiką srauto modeliui valdyti.

Naudojant dizaino Exampsu EMIF derinimo įrankių rinkiniu

Prieš paleisdami EMIF derinimo įrankių rinkinį įsitikinkite, kad sukonfigūravote savo įrenginį su programavimu file kuriame įjungtas EMIF derinimo įrankių rinkinys. Norėdami paleisti EMIF derinimo įrankių rinkinį, atlikite šiuos veiksmus:

1. „Intel Quartus Prime“ programinėje įrangoje atidarykite sistemos konsolę pasirinkdami Įrankiai ➤ Sistemos derinimo įrankiai ➤ Sistemos konsolė.
2. [Praleiskite šį veiksmą, jei jūsų projektas jau atidarytas Intel Quartus Prime programinėje įrangoje.] Sistemos konsolėje įkelkite SRAM objektą file (.sof), su kuria užprogramavote plokštę (kaip aprašyta EMIF derinimo įrankių rinkinio naudojimo būtinosiose sąlygose, Išorinės atminties sąsajos Intel Agilex FPGA IP vartotojo vadove).
3. Pasirinkite egzempliorius, kuriuos norite derinti.
4. Pasirinkite EMIF kalibravimo derinimo įrankių rinkinį EMIF kalibravimo derinimui, kaip aprašyta skiltyje „Design Ex“ generavimasample su kalibravimo derinimo parinktimi. Arba pasirinkite EMIF TG konfigūravimo įrankių rinkinį srauto generatoriaus derinimui, kaip aprašyta skiltyje „Design Ex“ generavimasampsu TG konfigūravimo parinktimi.
5. Spustelėkite Atidaryti įrankių rinkinį, kad atidarytumėte pagrindinį view EMIF derinimo įrankių rinkinio.
6. Jei užprogramuotame projekte yra keli EMIF egzemplioriai, pasirinkite stulpelį (kelią į JTAG pagrindinis) ir EMIF egzemplioriaus atminties sąsajos ID, kuriam reikia aktyvuoti įrankių rinkinį.
7. Spustelėkite Suaktyvinti sąsają, kad įrankių rinkinys galėtų nuskaityti sąsajos parametrus ir kalibravimo būseną.
8. Vienu metu turite derinti vieną sąsają; todėl norėdami prisijungti prie kitos dizaino sąsajos, pirmiausia turite išjungti dabartinę sąsają.

Toliau pateikiami exampataskaitų iš EMIF kalibravimo derinimo įrankių rinkinio ir EMIF TG konfigūravimo įrankių rinkinio: atitinkamai.

Pastaba: Išsamios informacijos apie kalibravimo derinimą žr. Išorinės atminties sąsajų Intel Agilex FPGA IP vartotojo vadovo skyriuje Derinimas naudojant išorinės atminties sąsajos derinimo įrankių rinkinį.

Pastaba: Norėdami gauti daugiau informacijos apie srauto generatoriaus derinimą, žr. „Traffic Generator Configuration User Interface“ Išorinės atminties sąsajos „Intel Agilex FPGA IP User Guide“.

Dizainas Pvzample Išorinės atminties sąsajų aprašymas Intel Agilex FPGA IP

Kai nustatote ir generuojate savo EMIF IP, galite nurodyti, kad sistema sukurtų modeliavimo ir sintezės katalogus file rinkinius ir generuoti file nustato automatiškai. Jei pasirinksite Modeliavimas arba Sintezė dalyje Pvzample Dizainas Files ant Exampskirtuke Designs, sistema sukuria pilną modeliavimą file rinkinys arba pilna sintezė file rinkinys pagal jūsų pasirinkimą.

Sintezės dizainas Pvzample
Sintezės dizainas, pvzample yra pagrindiniai blokai, pavaizduoti toliau esančiame paveikslėlyje.

• Srauto generatorius, kuris yra sintetinamas Avalon®-MM example vairuotojas, įgyvendinantis pseudoatsitiktinį nuskaitymo ir rašymo į parametrų skaičių adresų modelį. Srauto generatorius taip pat stebi iš atminties nuskaitytus duomenis, siekdamas užtikrinti, kad jie sutaptų su įrašytais duomenimis, o kitu atveju patvirtintų gedimą.
• Atminties sąsajos pavyzdys, kurį sudaro:
  • Atminties valdiklis, reguliuojantis tarp Avalon-MM sąsajos ir AFI sąsajos.
  • PHY, kuris yra sąsaja tarp atminties valdiklio ir išorinių atminties įrenginių, kad būtų galima atlikti skaitymo ir rašymo operacijas.

7 pav. Sintezės dizainas Pvzample

Pastaba: Jei vienas ar keli PLL bendrinimo režimo, DLL bendrinimo režimo arba OCT bendrinimo režimo parametrai yra nustatyti į bet kurią kitą reikšmę, išskyrus No Sharing, sintezės dizainas, pvz.ample bus du srauto generatoriaus/atminties sąsajos egzemplioriai. Du srauto generatoriaus / atminties sąsajos egzemplioriai yra susiję tik bendrai naudojamomis PLL / DLL / OCT jungtimis, kaip apibrėžta parametrų nustatymuose. Srauto generatoriaus / atminties sąsajos egzemplioriai parodo, kaip galite sukurti tokius ryšius savo projektuose.

Modeliavimo dizainas Pvzample
Modeliavimo dizainas, pvzample yra pagrindiniai blokai, parodyti kitame paveikslėlyje.

• Sintezės dizaino pavyzdys, pvzample. Kaip aprašyta ankstesniame skyriuje, sintezės dizainas pvzample yra srauto generatorius, kalibravimo komponentas ir atminties sąsajos pavyzdys. Šie blokai pagal numatytuosius nustatymus naudoja abstrakčius modeliavimo modelius, kai tai tinka greitam modeliavimui.
• Atminties modelis, kuris veikia kaip bendras modelis, kuris atitinka atminties protokolo specifikacijas. Dažnai atminties pardavėjai pateikia savo specifinių atminties komponentų modeliavimo modelius, kuriuos galite atsisiųsti iš jų websvetaines.
• Būsenos tikrintuvas, kuris stebi būsenos signalus iš išorinės atminties sąsajos IP ir srauto generatoriaus, kad praneštų apie bendrą sėkmingą arba nesėkmingą būseną.

10 pav. Modeliavimo dizainas Pvzample

Example Designs sąsajos skirtukas
Parametrų rengyklėje yra Example Designs skirtukas, leidžiantis parametrizuoti ir generuoti dizainą, pvzamples.

Išorinės atminties sąsajos Intel Agilex FPGA IP Design Example User Guide Archives

IP versijos yra tokios pačios kaip „Intel Quartus Prime Design Suite“ programinės įrangos versijos iki v19.1. Iš Intel Quartus Prime Design Suite programinės įrangos 19.2 ar naujesnės versijos IP turi naują IP versijų kūrimo schemą. Jei IP pagrindinės versijos sąraše nėra, taikomas ankstesnės IP pagrindinės versijos vartotojo vadovas.

IP pagrindinė versija	Vartotojo vadovas
2.4.0	Išorinės atminties sąsajos Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	Išorinės atminties sąsajos Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	Išorinės atminties sąsajos Intel Agilex FPGA IP Design Example User Guide Archives
2.1.0	Išorinės atminties sąsajos Intel Agilex FPGA IP Design Example User Guide Archives
19.3	Išorinės atminties sąsajos Intel Agilex FPGA IP Design Example User Guide Archives

Išorinės atminties sąsajų dokumento peržiūros istorija „Intel Agilex FPGA IP Design Example Vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2021.06.21	21.2	2.4.2	Į Dizainas Pvzample Greita pradžia skyrius: • Pridėjo pastabą prie „Intel Agilex EMIF Design Ex“ kompiliavimas ir programavimasample tema. • Pakeistas pavadinimas Dizaino egz. sukūrimasample su kalibravimo derinimo parinktimi tema. • Pridėta Dizaino egz. sukūrimasampsu TG konfigūravimo parinktimi ir Srauto generatoriaus įjungimas projektuojant Example temomis. • Pakeisti 2, 3 ir 4 žingsniai, atnaujinti keli paveikslai ir pridėta pastaba Naudojant dizaino Exampsu EMIF derinimo įrankių rinkiniu tema.
2021.03.29	21.1	2.4.0	Į Dizainas Pvzample Greita pradžia skyrius: • Pridėjo pastabą prie Sintezuojamo EMIF dizaino generavimas Example ir EMIF dizaino egz. generavimasample modeliavimui temomis. • Atnaujinta File Struktūrinė diagrama EMIF dizaino egz. generavimasample modeliavimui tema.
2020.12.14	20.4	2.3.0	Į Dizainas Pvzample Greita pradžia skyriuje, padarė šiuos pakeitimus: • Atnaujinta Sintezuojamo EMIF dizaino generavimas Example tema įtraukti kelių EMIF dizainą. • Atnaujintas 3 veiksmo paveikslas EMIF dizaino egz. generavimasample modeliavimui tema.
2020.10.05	20.3	2.3.0	Į Dizainas Pvzample Greitos pradžios vadovas skyriuje, padarė šiuos pakeitimus: • Į EMIF projekto kūrimas, 6 veiksme atnaujino vaizdą. • Į Sintezuojamo EMIF dizaino generavimas Example, atnaujintas paveikslas 3 veiksme. • Į EMIF dizaino egz. generavimasample modeliavimui, atnaujintas paveikslas 3 veiksme. • Į Modeliavimas prieš aparatinės įrangos diegimą, ištaisė nedidelę rašybos klaidą antroje lentelėje. • Į Naudojant dizaino Exampsu EMIF derinimo įrankių rinkiniu, pakeistas 6 veiksmas, pridėti 7 ir 8 veiksmai.
tęsėsi…

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2020.04.13	20.1	2.1.0	• Viduje Apie skyriuje, pakeitė lentelę Išleidimo informacija tema. • Viduje Dizainas Pvzample Greitos pradžios vadovas skyrius: — Pakeistas 7 veiksmas ir susijęs vaizdas Sintezuojamo EMIF dizaino generavimas Example tema. – modifikuotas Kuriant dizainą Example su derinimo parinktimi tema. – modifikuotas Naudojant dizaino Exampsu EMIF derinimo įrankių rinkiniu tema.
2019.12.16	19.4	2.0.0	• Viduje Dizainas Pvzample Greita pradžia skyrius: — Atnaujinta iliustracija 6 veiksme EMIF projekto kūrimas tema. — Atnaujinta iliustracija 4 veiksme Sintezuojamo EMIF dizaino generavimas Example tema. — Atnaujinta iliustracija 4 veiksme EMIF dizaino egz. generavimasample modeliavimui tema. — Pakeistas 5 veiksmas EMIF dizaino egz. generavimasample modeliavimui tema. – modifikuotas Bendrosios kaiščių gairės ir Gretimi bankai skyriai Kaiščio vieta Intel Agilex EMIF IP tema.
2019.10.18	19.3		• Viduje EMIF projekto kūrimas tema, atnaujintas vaizdas 6 punktu. • Viduje EMIF IP generavimas ir konfigūravimas tema, atnaujinta paveikslėlis 1 žingsniu. • Lentelėje Intel Agilex EMIF parametrų rengyklės gairės tema, pakeistas aprašymas lenta skirtuką. • Viduje Sintezuojamo EMIF dizaino generavimas Example ir EMIF dizaino egz. generavimasample modeliavimui temos, atnaujintas vaizdas kiekvienos temos 3 veiksme. • Viduje EMIF dizaino egz. generavimasample modeliavimui tema, atnaujinta Sukurtas modeliavimo dizainas Pvzample File Struktūra paveikslą ir pakeitė užrašą po paveikslu. • Viduje Sintezuojamo EMIF dizaino generavimas Example tema, pridėtas žingsnis ir skaičius kelioms sąsajoms.
2019.07.31	19.2	1.2.0	• Pridėta Apie išorines atminties sąsajas Intel Agilex FPGA IP skyrių ir išleidimo informaciją. • Atnaujintos datos ir versijų numeriai. • Nedidelis patobulinimas Sintezės dizainas Pvzample figūra Sintezės dizainas Pvzample tema.
2019.04.02	19.1		• Pradinis išleidimas.

Išorinės atminties sąsajų dokumento peržiūros istorija „Intel Agilex FPGA IP Design Example Vartotojo vadovas

Dokumentai / Ištekliai

Intel UG-20219 išorinės atminties sąsajos Intel Agilex FPGA IP Design Example [pdfVartotojo vadovas UG-20219 išorinės atminties sąsajos Intel Agilex FPGA IP Design Example, UG-20219, išorinės atminties sąsajos Intel Agilex FPGA IP Design Example, sąsajos Intel Agilex FPGA IP Design Example, „Agilex FPGA IP Design Example

Nuorodos

• Vartotojo vadovas