UG-20219 Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example

Oer de eksterne ûnthâld ynterfaces Intel® Agilexâ„¢ FPGA IP

Release ynformaasje

IP-ferzjes binne itselde as de Intel® Quartus® Prime Design Suite-softwareferzjes oant v19.1. Fan Intel Quartus Prime Design Suite-softwareferzje 19.2 of letter hawwe IP-kearnen in nij IP-ferzjeskema. It IP-ferzjeskema (XYZ) nûmer feroaret fan de iene softwareferzje nei de oare. In feroaring yn:

• X jout in grutte revyzje fan it IP oan. As jo ​​jo Intel Quartus Prime-software bywurkje, moatte jo it IP opnij meitsje.
• Y jout oan dat it IP nije funksjes omfettet. Regenerearje jo IP om dizze nije funksjes op te nimmen.
• Z jout oan dat it IP lytse feroarings omfettet. Regenerearje jo IP om dizze wizigingen op te nimmen.
  

  Ûnderdiel	Beskriuwing
  IP Ferzje	2.4.2
  Intel Quartus Prime	21.2
  Release Date	2021.06.21

Design Example Quick Start Guide foar eksterne ûnthâld ynterfaces Intel Agilex ™ FPGA IP

In automatysk ûntwerp example flow is beskikber foar Intel Agilex ™ eksterne ûnthâld ynterfaces. The Generate Example Designs knop op de Example Designs ljepper kinne jo oantsjutte en generearje de synteze en simulaasje design example file sets dy't jo kinne brûke om jo EMIF IP te falidearjen. Jo kinne generearje in ûntwerp example dy't oerienkomt mei de Intel FPGA-ûntwikkelingskit, of foar elke EMIF IP dy't jo generearje. Jo kinne gebrûk meitsje fan it ûntwerp example te helpen jo evaluaasje, of as útgongspunt foar jo eigen systeem.

Algemien ûntwerp Example Workflows

It meitsjen fan in EMIF-projekt

Foar de Intel Quartus Prime-softwareferzje 17.1 en letter, moatte jo in Intel Quartus Prime-projekt oanmeitsje foardat jo de EMIF IP generearje en eks-ûntwerpample.

1. Starte de Intel Quartus Prime-software en selektearje File ➤ Nije projektwizard. Klik Folgjende. Design Example Quick Start Guide foar eksterne ûnthâld ynterfaces Intel Agilex ™ FPGA IP
2. Spesifisearje in map ( ), in namme foar it Intel Quartus Prime-projekt ( ), en in namme fan in ûntwerpentiteit op it heechste nivo ( ) dy't jo meitsje wolle. Klik Folgjende.
3. Ferifiearje dat Empty Project is selektearre. Klikje twa kear op Folgjende.
4. Under Famylje, selektearje Intel Agilex.
5. Typ ûnder Nammefilter it dielnûmer fan it apparaat.
6. Selektearje ûnder Beskikbere apparaten it passende apparaat.
7. Klik Finish.

It generearjen en konfigurearjen fan de EMIF IP

De folgjende stappen yllustrearje hoe't jo de EMIF IP generearje en konfigurearje. Dizze walkthrough makket in DDR4-ynterface, mar de stappen binne fergelykber foar oare protokollen. (Dizze stappen folgje de IP Catalog (standalone) stream; as jo kieze om ynstee de Platform Designer (systeem) stream te brûken, binne de stappen ferlykber.)

1. Selektearje yn it IP-katalogusfinster Eksterne ûnthâldinterfaces Intel Agilex FPGA IP. (As it IP Catalog-finster net sichtber is, selektearje dan View ➤ IP-katalogus.)
2. Jou yn de IP Parameter Editor in entiteitsnamme foar de EMIF IP (de namme dy't jo hjir opjaan wurdt de file namme foar it IP) en spesifisearje in map. Klik oanmeitsje.
3. De parameterbewurker hat meardere ljeppers wêr't jo parameters moatte konfigurearje om jo EMIF-ymplemintaasje te reflektearjen.

Intel Agilex EMIF Parameter Editor Rjochtlinen
Dit ûnderwerp jout begelieding op heech nivo foar it parameterisearjen fan de ljeppers yn 'e Intel Agilex EMIF IP-parameterbewurker.

tabel 1. EMIF Parameter Editor Rjochtlinen

Parameter Editor Tab	Rjochtlinen
Algemien	Soargje derfoar dat de folgjende parameters goed ynfierd binne: • De snelheid grade foar it apparaat. • It ûnthâld klok frekwinsje. • De PLL referinsje klok frekwinsje.
Oantinken	• Ferwize nei de gegevens sheet foar jo ûnthâld apparaat te fieren de parameters op 'e Oantinken tab. • Jo moatte ek in spesifike lokaasje ynfiere foar de ALERT# pin. (Jildt allinich foar DDR4-ûnthâldprotokol.)
Mem I/O	• Foar inisjele projektûndersiken kinne jo de standertynstellingen brûke op 'e Mem I/O tab. • Foar avansearre design falidaasje, Jo moatte útfiere board simulaasje foar in ôfliede optimale beëiniging ynstellings.
FPGA I/O	• Foar inisjele projektûndersiken kinne jo de standertynstellingen brûke op 'e FPGA I/O tab. • Foar avansearre design falidaasje, Jo moatte útfiere board simulaasje mei assosjearre IBIS modellen foar in selektearje passende I / O noarmen.
Mem Timing	• Foar inisjele projektûndersiken kinne jo de standertynstellingen brûke op 'e Mem Timing tab. • Foar avansearre design falidaasje, Jo moatte ynfiere parameters neffens jo ûnthâld apparaat syn gegevens sheet.
Controller	Stel de controller parameters neffens de winske konfiguraasje en gedrach foar jo ûnthâld controller.
Diagnostyk	Jo kinne brûk meitsje fan de parameters op de Diagnostyk ljepper om te helpen by it testen en debuggen fan jo ûnthâldynterface.
Example Designs	De Example Designs ljepper lit jo ûntwerp generearje bvamples foar synteze en foar simulaasje. It oanmakke ûntwerp example is in folslein EMIF systeem besteande út de EMIF IP en in bestjoerder dy't generearret willekeurich ferkear foar in falidearje it ûnthâld ynterface.

Foar detaillearre ynformaasje oer yndividuele parameters, ferwize nei it passend haadstik foar jo ûnthâld protokol yn de Eksterne Unthâld Schnittstellen Intel Agilex FPGA IP User Guide.

It generearjen fan it synthesizearbere EMIF-ûntwerp Example

Foar de Intel Agilex-ûntwikkelingskit is it genôch om de measte Intel Agilex EMIF IP-ynstellingen op har standertwearden te litten. Om it synthesizebere ûntwerp te generearjen bglample, folgje dizze stappen:

1. Op eksampop it ljepblêd Designs, soargje derfoar dat it fakje Synthesis is kontrolearre.
   • As jo ​​ien ynterface ymplementearje bglample design, konfigurearje de EMIF IP en klik File➤ Bewarje om de hjoeddeistige ynstelling op te slaan yn 'e brûker IP-fariaasje file ( .ip).
     • As jo ​​​​in eks útfiereample design mei meardere Schnittstellen, spesifisearje Oantal IPs oan it winske oantal Schnittstellen. Jo kinne it totale oantal EMIF ID sjen itselde as it selekteare oantal IP's. Folgje dizze stappen om elke ynterface te konfigurearjen:
   •  Selektearje de Cal-IP om de ferbining fan de ynterface oan te jaan oan de Kalibraasje IP.
   • Konfigurearje de EMIF IP neffens yn alle Parameter Editor Tab.
   • Werom nei Example Untwerp ljepper en klik Capture op de winske EMIF ID.
   • Werhelje stap a oant c foar alle EMIF ID.
   • Jo kinne op de knop Clear klikke om de fêstleine parameters te ferwiderjen en stap a oant c werhelje om wizigingen oan te bringen yn 'e EMIF IP.
   • Klikje File➤ Bewarje om de hjoeddeistige ynstelling op te slaan yn 'e brûker IP-fariaasje file ( .ip).
2. Klik Generearje Example Untwerp yn 'e hoeke rjochts boppe fan it finster.
3. Spesifisearje in map foar it EMIF-ûntwerp bglample en klik op OK. Súksesfolle generaasje fan it EMIF-ûntwerp example skept de folgjende fileynsteld ûnder in qii-map.
4. Klikje File ➤ Útgean om it IP Parameter Editor Pro-finster te ferlitten. It systeem freget, Resinte feroarings binne net oanmakke. No generearje? Klikje op Nee om troch te gean mei de folgjende stream.
5. Om de eksample design, klik File ➤ Iepenje Project, en navigearje nei de /ample_name>/qii/ed_synth.qpf en klik op Iepenje.
   Noat: Foar ynformaasje oer it kompilearjen en programmearjen fan it ûntwerp bglample, ferw
   It kompilearjen en programmearjen fan it Intel Agilex EMIF Design Example.

figuer 4. Generated Synthesizable Design Example File Struktuer

Foar ynformaasje oer it bouwen fan in systeem mei twa of mear eksterne ûnthâld ynterfaces, ferwize nei it meitsjen fan in ûntwerp Example mei meardere EMIF Schnittstellen, yn de Eksterne Unthâld Schnittstellen Intel Agilex FPGA IP User Guide. Foar ynformaasje oer it debuggen fan meardere ynterfaces, ferwize nei It ynskeakeljen fan de EMIF Toolkit yn in besteande ûntwerp, yn 'e External Memory Interfaces Intel Agilex FPGA IP User Guide.

Noat: As jo ​​it karfakje Simulaasje of Synthesis net selektearje, befettet de bestimmingsmap allinnich Platform Designer-ûntwerp files, dy't net kompilearje troch de Intel Quartus Prime software direkt, mar dy't jo kinne view of bewurkje yn de Platfoarm Designer. Yn dizze situaasje kinne jo de folgjende kommando's útfiere om synteze en simulaasje te generearjen file sets.

• Om in kompilerber projekt te meitsjen, moatte jo de quartus_sh -t make_qii_design.tclscript útfiere yn 'e bestimmingsmap.
• Om in simulaasjeprojekt te meitsjen, moatte jo it quartus_sh -t make_sim_design.tcl-skript útfiere yn 'e bestimmingsmap.

Noat: As jo ​​hawwe oanmakke in ûntwerp example en meitsje dan feroarings oan it yn 'e parameter bewurker, jo moatte regenerearje it ûntwerp example om jo wizigingen ymplementearre te sjen. It nij oanmakke ûntwerp example net oerskriuwe it besteande ûntwerp example files.

It generearjen fan de EMIF Design Example foar Simulaasje

Foar de Intel Agilex-ûntwikkelingskit is it genôch om de measte Intel Agilex EMIF IP-ynstellingen op har standertwearden te litten. Om it ûntwerp te generearjen bglample foar simulaasje, folgje dizze stappen:

1. Op eksample ljepblêd Designs, soargje derfoar dat it fakje Simulaasje is kontrolearre. Kies ek it fereaske Simulaasje HDL-formaat, itsij Verilog of VHDL.
2. Konfigurearje de EMIF IP en klikje File ➤ Bewarje om de hjoeddeistige ynstelling op te slaan yn 'e brûker IP-fariaasje file ( .ip).
3. Klik Generearje Example Untwerp yn 'e hoeke rjochts boppe fan it finster.
4. Spesifisearje in map foar it EMIF-ûntwerp bglample en klik op OK. Súksesfolle generaasje fan it EMIF-ûntwerp example skept meardere file sets foar ferskate stipe simulators, ûnder in sim / ed_sim triemtafel.
5. Klikje File ➤ Útgean om it IP Parameter Editor Pro-finster te ferlitten. It systeem freget, Resinte feroarings binne net oanmakke. No generearje? Klikje op Nee om troch te gean mei de folgjende stream.

Generearre simulaasjeûntwerp Example File Struktuer

Noat: De eksterne ûnthâld ynterfaces Intel Agilex FPGA IP stipet op it stuit allinich de VCS, ModelSim / QuestaSim, en Xcelium simulators. Oanfoljende simulatorstipe is pland yn takomstige releases.

Noat: As jo ​​it karfakje Simulaasje of Synthesis net selektearje, befettet de bestimmingsmap allinnich Platform Designer-ûntwerp files, dy't net kompilearje troch de Intel Quartus Prime software direkt, mar dy't jo kinne view of bewurkje yn de Platfoarm Designer. Yn dizze situaasje kinne jo de folgjende kommando's útfiere om synteze en simulaasje te generearjen file sets.

• Om in kompilerber projekt te meitsjen, moatte jo it quartus_sh -t make_qii_design.tcl-skript útfiere yn 'e bestimmingsmap.
• Om in simulaasjeprojekt te meitsjen, moatte jo it quartus_sh -t make_sim_design.tcl-skript útfiere yn 'e bestimmingsmap.

Noat: As jo ​​hawwe oanmakke in ûntwerp example en meitsje dan feroarings oan it yn 'e parameter bewurker, jo moatte regenerearje it ûntwerp example om jo wizigingen ymplementearre te sjen. It nij oanmakke ûntwerp example net oerskriuwe it besteande ûntwerp example files.

Simulaasje Versus Hardware ymplemintaasje
Foar simulaasje fan eksterne ûnthâld-ynterface kinne jo kalibraasje oerslaan of folsleine kalibraasje selektearje op it ljepblêd Diagnostics tidens IP-generaasje.

EMIF Simulaasje Models
Dizze tabel fergeliket de skaaimerken fan de skip kalibraasje en folsleine kalibraasje modellen.

Tabel 2. EMIF simulaasje modellen: Skip Kalibraasje tsjin Folsleine Kalibraasje

Skip Kalibraasje	Folsleine Kalibraasje
Simulaasje op systeemnivo rjochte op brûkerslogika.	Unthâld ynterface simulaasje rjochte op kalibraasje.
Details fan kalibraasje wurde net fêstlein.	Vangt alle stages fan kalibraasje.
Hat mooglikheid om te bewarjen en ophelje gegevens.	Omfettet nivellering, per-bit deskew, ensfh.
Fertsjintwurdet krekte effisjinsje.
Net beskôgje board skew.

RTL Simulaasje Versus Hardware ymplemintaasje
Dizze tabel markearret wichtige ferskillen tusken EMIF-simulaasje en hardware-ymplemintaasje.

Tabel 3. EMIF RTL Simulaasje Versus Hardware ymplemintaasje

RTL Simulaasje	Hardware ymplemintaasje
Nios® inisjalisaasje en kalibraasjekoade útfiere parallel.	Nios inisjalisaasje en kalibraasje koade útfiere sequentially.
Schnittstellen beweare cal_done sinjaal tagelyk yn simulaasje.	Fitter operaasjes bepale de folchoarder fan kalibraasje, en ynterfaces net assert cal_done tagelyk.

Jo moatte RTL-simulaasjes útfiere basearre op ferkearspatroanen foar de applikaasje fan jo ûntwerp. Tink derom dat RTL-simulaasje gjin PCB-spoarfertragingen modelleart dy't in diskrepânsje yn 'e latency kin feroarsaakje tusken RTL-simulaasje en hardware-ymplemintaasje.

 Simulearje eksterne ûnthâld ynterface IP mei ModelSim
Dizze proseduere lit sjen hoe't jo it EMIF-ûntwerp simulearje kinne, bygelyksample.

1. Starte de Mentor Graphics * ModelSim-software en selektearje File ➤ Directory feroarje. Navigearje nei de map sim/ed_sim/mentor binnen it oanmakke ûntwerp bglampde map.
2. Kontrolearje dat it transkripsjefinster oan 'e ûnderkant fan it skerm wurdt werjûn. As it transkripsjefinster net sichtber is, lit it dan sjen troch te klikken View ➤ Transkripsje.
3. Yn it transkripsjefinster útfiere boarne msim_setup.tcl.
4. Neidat boarne msim_setup.tcl klear is mei rinnen, rinne ld_debug yn it Transcript finster.
5. Neidat ld_debug klear is mei rinnen, ferifiearje dat it objektfinster wurdt werjûn. As it objektfinster net sichtber is, lit it sjen troch te klikken View ➤ Objekten.
6. Selektearje yn it objektfinster de sinjalen dy't jo wolle simulearje troch mei rjochts te klikken en Wave tafoegje te selektearjen.
7. Neidat jo klear binne mei it selektearjen fan de sinjalen foar simulaasje, útfiere run -all yn it Transcript-finster. De simulaasje rint oant it foltôge is.
8. As de simulaasje is net sichtber, klik View ➤ Wave.

Pin Placement foar Intel Agilex EMIF IP
Dit ûnderwerp jout rjochtlinen foar pin pleatsing.

Oerview
Intel Agilex FPGA's hawwe de folgjende struktuer:

• Elk apparaat befettet maksimaal 8 I/O-banken.
• Elke I/O-bank befettet 2 sub-I/O-banken.
• Elke sub-I / O-bank befettet 4 banen.
• Elke baan befettet 12 algemiene doel I / O (GPIO) pins.

Algemiene Pin Guidelines
De folgjende binne algemiene pinrjochtlinen.

Noat: Foar mear detaillearre pin ynformaasje, ferwize nei de Intel Agilex FPGA EMIF IP Pin en Resource Planning seksje yn it protokol-spesifike haadstik foar jo eksterne ûnthâld protokol, yn de eksterne ûnthâld ynterfaces Intel Agilex FPGA IP User Guide.

• Soargje derfoar dat de pins foar in opjûne eksterne ûnthâld ynterface wenje binnen deselde I / O rige.
• Schnittstellen dy't meardere banken omfetsje moatte oan de folgjende easken foldwaan:
  •  De banken moatte neist elkoar stean. Foar ynformaasje oer neistlizzende banken, ferwize nei de EMIF Architecture: I / O Bank ûnderwerp yn de Eksterne Unthâld Schnittstellen Intel Agilex FPGA IP User Guide.
•  Alle adres en kommando en byhearrende pins moatte wenje binnen ien subbank.
• Adres- en kommando- en gegevenspinnen kinne in subbank diele ûnder de folgjende betingsten:
  • Adres en kommando en gegevens pins kinne net diele in I / O lane.
  • Allinich in net brûkte I / O-baan yn 'e adres- en kommandobank kin gegevenspins befetsje.

Tabel 4. Algemiene Pin Beheinings

Signal Type	Beheining
Data Strobe	Alle sinjalen dy't ta in DQ-groep hearre moatte yn deselde I/O-baan wenje.
Data	Related DQ pins moatte wenje yn deselde I / O lane. Foar protokollen dy't gjin bidirectionele gegevensrigels stypje, moatte lêssinjalen apart wurde groepearre fan skriuwsinjalen.
Adres en kommando	Adres- en kommando-pins moatte wenje op foarôf definieare lokaasjes binnen in I/O-subbank.

Noat: Foar mear detaillearre pin ynformaasje, ferwize nei de Intel Agilex FPGA EMIF IP Pin en Resource Planning seksje yn it protokol-spesifike haadstik foar jo eksterne ûnthâld protokol, yn de eksterne ûnthâld ynterfaces Intel Agilex FPGA IP User Guide.

• Soargje derfoar dat de pins foar in opjûne eksterne ûnthâld ynterface wenje binnen deselde I / O rige.
• Schnittstellen dy't meardere banken omfetsje moatte oan de folgjende easken foldwaan:
  • De banken moatte neist elkoar stean. Foar ynformaasje oer neistlizzende banken, ferwize nei de EMIF Architecture: I / O Bank ûnderwerp yn de Eksterne Unthâld Schnittstellen Intel Agilex FPGA IP User Guide.
• Alle adres en kommando en byhearrende pins moatte wenje binnen ien subbank.
• Adres- en kommando- en gegevenspinnen kinne in subbank diele ûnder de folgjende betingsten:
  • Adres en kommando en gegevens pins kinne net diele in I / O lane.
  • Allinich in net brûkte I / O-baan yn 'e adres- en kommandobank kin gegevenspins befetsje.

It generearjen fan in ûntwerp Example mei de TG-konfiguraasjeopsje

It oanmakke EMIF-ûntwerp example befettet in ferkear generator blok (TG). Standert is it ûntwerp example brûkt in ienfâldich TG-blok (altera_tg_avl) dat allinich kin wurde weromsette om in hurdkodearre ferkearspatroan opnij te starten. As it nedich is, kinne jo kieze foar it ynskeakeljen fan in ynstelbere ferkear generator (TG2) ynstee. Yn de ynstelbere ferkearsgenerator (TG2) (altera_tg_avl_2) kinne jo it ferkearspatroan yn realtime konfigurearje fia kontrôleregisters - wat betsjut dat jo it ûntwerp net opnij hoege te kompilearjen om it ferkearspatroan te feroarjen of opnij te starten. Dizze ferkearsgenerator leveret fyn kontrôle oer it type ferkear dat it stjoert op 'e EMIF-kontrôle-ynterface. Derneist leveret it statusregisters dy't detaillearre mislearringynformaasje befetsje.

It ynskeakeljen fan de Traffic Generator yn in ûntwerp Example

Jo kinne de ynstelbere ferkearsgenerator ynskeakelje fan it ljepblêd Diagnostyk yn 'e EMIF-parameterbewurker. Om de konfigurearbere ferkearsgenerator yn te skeakeljen, skeakelje Brûk konfigurearbere Avalon ferkearsgenerator 2.0 yn op it ljepblêd Diagnostyk.

figuer 6.

• Jo kinne kieze om it standert ferkearspatroan út te skeakeljentage of it troch de brûker ynstelde ferkear stage, mar jo moatte op syn minst ien stage ynskeakele. Foar ynformaasje oer dizze stages, ferwize nei Standert ferkear patroan en brûker-konfigurearre ferkear patroan yn de eksterne ûnthâld ynterfaces Intel Agilex FPGA IP User Guide.
• De TG2-testduurparameter jildt allinich foar it standertferkearpatroan. Jo kinne in testdoer kieze fan koart, medium of ûneinich.
• Jo kinne ien fan twa wearden kieze foar de parameter TG2 Configuration Interface Mode:
  • JTAG: Stelt gebrûk fan in GUI yn 'e systeemkonsole ta. Foar mear ynformaasje, ferwize nei Traffic Generator konfiguraasje ynterface yn de Eksterne Unthâld Schnittstellen Intel Agilex FPGA IP User Guide.
  • Eksportearje: Stelt gebrûk fan oanpaste RTL-logika ta om it ferkearspatroan te kontrolearjen.

It brûken fan it ûntwerp Example mei de EMIF Debug Toolkit

Foardat jo de EMIF Debug Toolkit lansearje, soargje derfoar dat jo jo apparaat hawwe konfigureare mei in programmearring file dat hat de EMIF Debug Toolkit ynskeakele. Om de EMIF Debug Toolkit te starten, folgje dizze stappen:

1. Yn 'e Intel Quartus Prime-software iepenje de Systeemkonsole troch Tools ➤ Systeemdebuggen-ark ➤ Systeemkonsole te selektearjen.
2. [Skip dizze stap oer as jo projekt al iepen is yn 'e Intel Quartus Prime-software.] Laad it SRAM-objekt yn 'e Systeemkonsole file (.sof) wêrmei jo programmearre it bestjoer (lykas beskreaun yn Betingsten foar it brûken fan de EMIF Debug Toolkit, yn de Eksterne Unthâld Schnittstellen Intel Agilex FPGA IP User Guide).
3. Selektearje eksimplaren om te debuggen.
4. Selektearje EMIF Calibration Debug Toolkit foar EMIF-kalibraasje-debuggen, lykas beskreaun yn Generearjen fan in ûntwerpeksample mei de Kalibraasje Debug Opsje. As alternatyf, selektearje EMIF TG Configuration Toolkit foar ferkearsgenerator debuggen, lykas beskreaun yn Generearjen fan in ûntwerp eksample mei de TG-konfiguraasjeopsje.
5. Klik op Iepenje Toolkit om it haad te iepenjen view fan de EMIF Debug Toolkit.
6. As d'r meardere EMIF-eksimplaren binne yn it programmearre ûntwerp, selektearje dan de kolom (paad nei JTAG master) en ûnthâld-ynterface-ID fan 'e EMIF-eksimplaar wêrfoar de toolkit aktivearre wurde moat.
7. Klik Ynterface aktivearje om de toolkit de ynterfaceparameters en kalibraasjestatus te lêzen.
8. Jo moatte ien ynterface op in tiid debug; dêrom, om te ferbinen mei in oare ynterface yn it ûntwerp, Jo moatte earst deaktivearje de hjoeddeiske ynterface.

De folgjende binne eksamples fan rapporten fan respektivelik de EMIF Calibration Debug Toolkit en de EMIF TG Configuration Toolkit:.

Noat: Foar details oer kalibraasje-debuggen, ferwize nei Debuggen mei de External Memory Interface Debug Toolkit, yn 'e External Memory Interfaces Intel Agilex FPGA IP User Guide.

Noat: Foar details oer ferkear generator debuggen, ferwize nei Traffic Generator konfiguraasje brûkersynterface, yn de eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP User Guide.

Design Example Beskriuwing foar eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP

As jo ​​jo EMIF IP parameterisearje en generearje, kinne jo opjaan dat it systeem mappen makket foar simulaasje en synteze file sets, en generearje de file set automatysk. As jo ​​​​simulaasje of synteze selektearje ûnder Example Design Files op eksample ljepper Designs, it systeem makket in folsleine simulaasje file set of in folsleine synteze file set, yn oerienstimming mei jo seleksje.

Synthesis Design Example
It synteze-ûntwerp example befettet de grutte blokken werjûn yn de figuer hjirûnder.

• In ferkear generator, dat is in synthesizable Avalon®-MM example stjoerprogramma dat ymplemintearret in pseudo-willekeurich patroan fan lêzen en skriuwt nei in parameterized oantal adressen. De ferkearsgenerator kontrolearret ek de gegevens lêzen út it ûnthâld om te soargjen dat it oerienkomt mei de skreaune gegevens en beweart in mislearring oars.
• In eksimplaar fan 'e ûnthâld-ynterface, dy't omfettet:
  • In ûnthâld controller dy't moderearret tusken de Avalon-MM ynterface en de AFI ynterface.
  • De PHY, dy't tsjinnet as in ynterface tusken de ûnthâldkontrôler en eksterne ûnthâldapparaten om lês- en skriuwoperaasjes út te fieren.

figuer 7. Synteze Design Example

Noat: As ien of mear fan 'e parameters PLL Sharing Mode, DLL Sharing Mode, of OCT Sharing Mode parameters binne ynsteld op in oare wearde dan No Sharing, it synteze-ûntwerp bgl.ample sil befetsje twa ferkear generator / ûnthâld ynterface eksimplaren. De twa ferkear generator / ûnthâld ynterface eksimplaren wurde besibbe allinnich troch dielde PLL / DLL / OCTconnections lykas definiearre troch de parameter ynstellings. De eksimplaren fan ferkearsgenerator/ûnthâldynterface litte sjen hoe't jo sokke ferbiningen kinne meitsje yn jo eigen ûntwerpen.

Simulaasjeûntwerp Example
It simulaasjeûntwerp example befettet de grutte blokken werjûn yn de folgjende figuer.

• In eksimplaar fan it synteze-ûntwerp bglample. Lykas beskreaun yn 'e foarige paragraaf, de synteze design example befettet in ferkear generator, kalibraasje komponint, en in eksimplaar fan it ûnthâld ynterface. Dizze blokken binne standert foar abstrakte simulaasjemodellen wêr passend foar rappe simulaasje.
• In ûnthâld model, dat fungearret as in generike model dat hâldt him oan de spesifikaasjes fan it ûnthâld protokol. Faak, ûnthâld leveransiers jouwe simulaasje modellen foar harren spesifike ûnthâld komponinten dy't jo kinne downloade fan harren websites.
• In status checker, dy't kontrolearret de status sinjalen út de eksterne ûnthâld ynterface IP en de ferkear generator, foar in sinjalearje in algemiene pass of fail betingst.

figuer 10. Simulaasje Design Example

Example Designs Interface Tab
De parameter bewurker befettet in Example ljepper Designs wêrmei jo jo ûntwerp kinne parameterisearje en generearje bglamples.

Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example User Guide Archives

IP-ferzjes binne itselde as de Intel Quartus Prime Design Suite-softwareferzjes oant v19.1. Ut Intel Quartus Prime Design Suite software ferzje 19.2 of letter, IPs hawwe in nij IP ferzje skema. As in IP-kearnferzje net fermeld is, jildt de brûkersgids foar de foarige IP-kearnferzje.

IP Core Ferzje	Brûkersgids
2.4.0	Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example User Guide Archives
2.1.0	Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example User Guide Archives
19.3	Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example User Guide Archives

Document Revision Skiednis foar eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example User Guide

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
2021.06.21	21.2	2.4.2	Yn de Design Example Quick Start haadstik: • In notysje tafoege oan de It kompilearjen en programmearjen fan it Intel Agilex EMIF Design Example ûnderwerp. • Wizige de titel fan de It generearjen fan in ûntwerp Example mei de Kalibraasje Debug Opsje ûnderwerp. • Added de It generearjen fan in ûntwerp Example mei de TG-konfiguraasjeopsje en It ynskeakeljen fan de Traffic Generator yn in ûntwerp Example ûnderwerpen. • Stappen 2, 3 en 4 wizige, ferskate sifers bywurke, en in notysje tafoege, yn 'e It brûken fan it ûntwerp Example mei de EMIF Debug Toolkit ûnderwerp.
2021.03.29	21.1	2.4.0	Yn de Design Example Quick Start haadstik: • In notysje tafoege oan de It generearjen fan it synthesizearbere EMIF-ûntwerp Example en It generearjen fan de EMIF Design Example foar Simulaasje ûnderwerpen. • Updated de File Struktuer diagram yn 'e It generearjen fan de EMIF Design Example foar Simulaasje ûnderwerp.
2020.12.14	20.4	2.3.0	Yn de Design Example Quick Start haadstik, makke de folgjende feroarings: • Updated de It generearjen fan it synthesizearbere EMIF-ûntwerp Example ûnderwerp om multi-EMIF-ûntwerpen op te nimmen. • Updated de figuer foar stap 3, yn 'e It generearjen fan de EMIF Design Example foar Simulaasje ûnderwerp.
2020.10.05	20.3	2.3.0	Yn de Design Example Quick Start Guide haadstik, makke de folgjende feroarings: • Yn It meitsjen fan in EMIF-projekt, bywurke de ôfbylding yn stap 6. • Yn It generearjen fan it synthesizearbere EMIF-ûntwerp Example, bywurke de figuer yn stap 3. • Yn It generearjen fan de EMIF Design Example foar Simulaasje, bywurke de figuer yn stap 3. • Yn Simulaasje Versus Hardware ymplemintaasje, korrizjearre in lytse typflater yn 'e twadde tabel. • Yn It brûken fan it ûntwerp Example mei de EMIF Debug Toolkit, wizige stap 6, tafoege stappen 7 en 8.
fierder…

Dokumint Ferzje	Intel Quartus Prime Ferzje	IP Ferzje	Feroarings
2020.04.13	20.1	2.1.0	• Yn de Oer haadstik, feroare de tabel yn 'e Release ynformaasje ûnderwerp. • Yn de Design Example Quick Start Guide haadstik: - Wizige stap 7 en de byhearrende ôfbylding, yn 'e It generearjen fan it synthesizearbere EMIF-ûntwerp Example ûnderwerp. - Feroare de It generearjen fan it ûntwerp Example mei de Debug-opsje ûnderwerp. - Feroare de It brûken fan it ûntwerp Example mei de EMIF Debug Toolkit ûnderwerp.
2019.12.16	19.4	2.0.0	• Yn de Design Example Quick Start haadstik: - Updated de yllustraasje yn stap 6 fan de It meitsjen fan in EMIF-projekt ûnderwerp. - Updated de yllustraasje yn stap 4 fan de It generearjen fan it synthesizearbere EMIF-ûntwerp Example ûnderwerp. - Updated de yllustraasje yn stap 4 fan de It generearjen fan de EMIF Design Example foar Simulaasje ûnderwerp. - Wizige stap 5 yn 'e It generearjen fan de EMIF Design Example foar Simulaasje ûnderwerp. - Feroare de Algemiene Pin Guidelines en Neistlizzende banken seksjes fan 'e Pin Placement foar Intel Agilex EMIF IP ûnderwerp.
2019.10.18	19.3		• Yn de It meitsjen fan in EMIF-projekt ûnderwerp, bywurke de ôfbylding mei punt 6. • Yn de It generearjen en konfigurearjen fan de EMIF IP ûnderwerp, bywurke de figuer mei stap 1. • Yn de tabel yn de Intel Agilex EMIF Parameter Editor Rjochtlinen ûnderwerp, feroare de beskriuwing foar de Board tab. • Yn de It generearjen fan it synthesizearbere EMIF-ûntwerp Example en It generearjen fan de EMIF Design Example foar Simulaasje ûnderwerpen, bywurke de ôfbylding yn stap 3 fan elk ûnderwerp. • Yn de It generearjen fan de EMIF Design Example foar Simulaasje ûnderwerp, bywurke de Generearre simulaasjeûntwerp Example File Struktuer figuer en feroare de notysje nei de figuer. • Yn de It generearjen fan it synthesizearbere EMIF-ûntwerp Example ûnderwerp, tafoege in stap en in figuer foar meardere ynterfaces.
2019.07.31	19.2	1.2.0	• Added Oer de eksterne ûnthâld ynterfaces Intel Agilex FPGA IP haadstik en Release ynformaasje. • Updated datums en ferzje nûmers. • Minor ferbettering fan de Synthesis Design Example figuer yn 'e Synthesis Design Example ûnderwerp.
2019.04.02	19.1		• Initial release.

Document Revision Skiednis foar eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example User Guide

Dokuminten / Resources

intel UG-20219 Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example [pdf] Brûkersgids UG-20219 Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example, UG-20219, Eksterne ûnthâld Schnittstellen Intel Agilex FPGA IP Design Example, Schnittstellen Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referinsjes

• User Manual