UG-20219 Інтерфейси зовнішньої пам'яті Intel Agilex FPGA IP Design Example
Про інтерфейси зовнішньої пам’яті Intel® Agilex™ FPGA IP
Інформація про випуск
IP-версії такі ж, як і версії програмного забезпечення Intel® Quartus® Prime Design Suite до версії 19.1. Починаючи з програмного забезпечення Intel Quartus Prime Design Suite версії 19.2 або новішої, IP-ядра мають нову схему версії IP. Номер схеми управління версіями IP (XYZ) змінюється від однієї версії програмного забезпечення до іншої. Зміна в:
- X вказує на значний перегляд IP. Якщо ви оновлюєте програмне забезпечення Intel Quartus Prime, вам потрібно повторно створити IP.
- Y означає, що IP містить нові функції. Відновіть свій IP, щоб включити ці нові функції.
- Z означає, що IP містить незначні зміни. Відновіть свій IP, щоб включити ці зміни.
Пункт опис Версія IP 2.4.2 Intel Quartus Prime 21.2 Дата випуску 2021.06.21
Дизайн Прample Короткий посібник для інтерфейсів зовнішньої пам’яті Intel Agilex™ FPGA IP
Автоматизоване проектування напрampфайл доступний для інтерфейсів зовнішньої пам’яті Intel Agilex™. Генерація Example Кнопка Designs на ExampВкладка «Проекти» дозволяє вказувати та генерувати проект синтезу та моделювання, напрample file набори, які ви можете використовувати для підтвердження своєї IP-адреси EMIF. Ви можете створити дизайн напрampфайл, який відповідає комплекту розробки Intel FPGA, або для будь-якого IP-адреси EMIF, який ви створюєте. Ви можете використовувати дизайн example для допомоги у вашій оцінці або як відправна точка для вашої власної системи.
Генеральний проект Example Робочі процеси
Створення проекту EMIF
Для програмного забезпечення Intel Quartus Prime версії 17.1 і пізнішої версії ви повинні створити проект Intel Quartus Prime перед тим, як генерувати EMIF IP і дизайн example.
- Запустіть програмне забезпечення Intel Quartus Prime і виберіть File ➤ Майстер нового проекту. Натисніть Далі. Дизайн Прample Короткий посібник для інтерфейсів зовнішньої пам’яті Intel Agilex™ FPGA IP
- Вкажіть каталог ( ), назва проекту Intel Quartus Prime ( ), а також назву сутності дизайну верхнього рівня ( ), які ви хочете створити. Натисніть Далі.
- Переконайтеся, що вибрано «Порожній проект». Двічі натисніть Далі.
- У розділі Сімейство виберіть Intel Agilex.
- У фільтрі назви введіть номер деталі пристрою.
- У розділі «Доступні пристрої» виберіть відповідний пристрій.
- Натисніть Готово.
Створення та налаштування IP EMIF
Наступні кроки ілюструють, як створити та налаштувати IP-адресу EMIF. У цьому покроковому керівництві створюється інтерфейс DDR4, але кроки подібні для інших протоколів. (Ці кроки слідують послідовності IP-каталогу (автономного); якщо замість цього ви вирішите використати (системний) потік Platform Designer, кроки будуть аналогічними.)
- У вікні IP Catalog виберіть External Memory Interfaces Intel Agilex FPGA IP. (Якщо вікно IP-каталогу не відображається, виберіть View ➤ Каталог IP.)
- У редакторі IP-параметрів введіть ім’я об’єкта для IP-адреси EMIF (ім’я, яке ви надаєте тут, стає file ім’я для IP) і вкажіть каталог. Натисніть Створити.
- Редактор параметрів має кілька вкладок, де ви повинні налаштувати параметри для відображення вашої реалізації EMIF.
Рекомендації редактора параметрів Intel Agilex EMIF
У цій темі наведено вказівки високого рівня щодо параметризації вкладок у редакторі IP-параметрів Intel Agilex EMIF.
Таблиця 1. Рекомендації редактора параметрів EMIF
| Вкладка «Редактор параметрів». | Настанови |
| Загальний | Переконайтеся, що наступні параметри введено правильно:
• Оцінка швидкості для пристрою. • Тактова частота пам'яті. • Опорна тактова частота PLL. |
| Пам'ять | • Щоб ввести параметри, перегляньте специфікацію пристрою пам’яті Пам'ять вкладка.
• Ви також повинні ввести конкретне місце для шпильки ALERT#. (Застосовується лише до протоколу пам’яті DDR4.) |
| Mem I/O | • Для початкових досліджень проекту ви можете використовувати налаштування за замовчуванням на
Mem I/O вкладка. • Для розширеної перевірки проекту вам слід виконати моделювання плати, щоб отримати оптимальні параметри завершення. |
| FPGA I/O | • Для початкових досліджень проекту ви можете використовувати налаштування за замовчуванням на
FPGA I/O вкладка. • Для розширеної перевірки дизайну вам слід виконати моделювання плати з пов’язаними моделями IBIS, щоб вибрати відповідні стандарти введення/виведення. |
| Час пам'яті | • Для початкових досліджень проекту ви можете використовувати налаштування за замовчуванням на
Час пам'яті вкладка. • Для розширеної перевірки проекту вам слід ввести параметри відповідно до таблиці даних пристрою пам'яті. |
| Контролер | Встановіть параметри контролера відповідно до бажаної конфігурації та поведінки контролера пам’яті. |
| діагностика | Ви можете використовувати параметри на діагностика вкладка для допомоги в тестуванні та налагодженні інтерфейсу пам'яті. |
| Example Designs | The Example Designs вкладка дозволяє створювати дизайн напрampфайли для синтезу та моделювання. Згенерований дизайн напрample — повна система EMIF, що складається з IP EMIF і драйвера, який генерує випадковий трафік для перевірки інтерфейсу пам’яті. |
Щоб отримати докладну інформацію про окремі параметри, зверніться до відповідного розділу для свого протоколу пам’яті в посібнику користувача Intel Agilex FPGA IP для інтерфейсів зовнішньої пам’яті.
Створення синтезованого дизайну EMIFample
Для комплекту розробки Intel Agilex достатньо залишити більшість параметрів Intel Agilex EMIF IP у значеннях за замовчуванням. Для створення синтезованого дизайну напрample, виконайте такі дії:
- На ексampНа вкладці «Дизайн» переконайтеся, що встановлено прапорець «Синтез».
- Якщо ви реалізуєте один інтерфейс, напрampфайл, налаштуйте IP-адресу EMIF і натисніть File➤ Зберегти, щоб зберегти поточне налаштування у варіації IP користувача file ( .ip).
- Якщо ви реалізуєте exampу дизайні з декількома інтерфейсами вкажіть кількість IP-адрес для бажаної кількості інтерфейсів. Ви можете побачити загальну кількість ідентифікаторів EMIF так само, як і вибрану кількість IP-адрес. Виконайте такі дії, щоб налаштувати кожен інтерфейс:
- Виберіть Cal-IP, щоб указати підключення інтерфейсу до IP-адреси калібрування.
- Налаштуйте відповідно IP-адресу EMIF у всіх вкладках «Редактор параметрів».
- Повернутися до Exampперейдіть на вкладку «Дизайн» і клацніть «Захопити» на потрібному ідентифікаторі EMIF.
- Повторіть кроки від a до c для всіх ідентифікаторів EMIF.
- Ви можете натиснути кнопку «Очистити», щоб видалити записані параметри, і повторити кроки від a до c, щоб змінити IP-адресу EMIF.
- Натисніть File➤ Зберегти, щоб зберегти поточне налаштування у варіації IP користувача file ( .ip).
- Якщо ви реалізуєте один інтерфейс, напрampфайл, налаштуйте IP-адресу EMIF і натисніть File➤ Зберегти, щоб зберегти поточне налаштування у варіації IP користувача file ( .ip).
- Натисніть Generate Example Design у верхньому правому куті вікна.
- Укажіть каталог для дизайну EMIF, напрample та натисніть OK. Успішна генерація дизайну EMIF example створює наступне fileвстановити в каталозі qii.
- Натисніть File ➤ Exit, щоб вийти з вікна IP Parameter Editor Pro. Система підкаже Останні зміни не створено. Згенерувати зараз? Натисніть Ні, щоб продовжити наступний процес.
- Щоб відкрити ексample design, натисніть File ➤ Відкрийте проект і перейдіть до /ample_name>/qii/ed_synth.qpf і натисніть Відкрити.
Примітка: Для отримання інформації щодо компіляції та програмування дизайну прampле, зверніться до
Компіляція та програмування Intel Agilex EMIF Design Example.
Малюнок 4. Згенерований дизайн, який можна синтезуватиample File Структура
Інформацію щодо побудови системи з двома чи більше зовнішніми інтерфейсами пам’яті див. у розділі Створення прикладу дизайнуampз декількома інтерфейсами EMIF, у посібнику користувача Intel Agilex FPGA IP. Інформацію про налагодження кількох інтерфейсів див. у розділі «Увімкнення набору інструментів EMIF в існуючому дизайні» в посібнику користувача IP-інтерфейсів зовнішньої пам’яті Intel Agilex FPGA.
Примітка: Якщо ви не встановите прапорець Simulation або Synthesis, цільовий каталог містить лише дизайн Platform Designer files, які не компілюються безпосередньо програмним забезпеченням Intel Quartus Prime, але які ви можете компілювати view або відредагуйте в дизайнері платформи. У цій ситуації ви можете виконати наступні команди для створення синтезу та моделювання file набори.
- Щоб створити компілюваний проект, ви повинні запустити сценарій quartus_sh -t make_qii_design.tcl у цільовому каталозі.
- Щоб створити проект моделювання, ви повинні запустити сценарій quartus_sh -t make_sim_design.tcl у цільовому каталозі.
Примітка: Якщо ви створили дизайн example, а потім внести до нього зміни в редакторі параметрів, ви повинні повторно створити проект напрample, щоб побачити внесені зміни. Щойно створений дизайн напрample не перезаписує існуючий дизайн напрample files.
Створення EMIF Design Exampфайл для моделювання
Для комплекту розробки Intel Agilex достатньо залишити більшість параметрів Intel Agilex EMIF IP у значеннях за замовчуванням. Для створення дизайну напрampфайл для моделювання, виконайте такі дії:
- На ексampНа вкладці «Дизайн» переконайтеся, що встановлено прапорець «Моделювання». Також виберіть необхідний формат моделювання HDL, Verilog або VHDL.
- Налаштуйте IP EMIF і натисніть File ➤ Зберегти, щоб зберегти поточне налаштування у варіації IP користувача file ( .ip).
- Натисніть Generate Example Design у верхньому правому куті вікна.
- Укажіть каталог для дизайну EMIF, напрample та натисніть OK. Успішна генерація дизайну EMIF example створює кілька file набори для різних підтримуваних симуляторів у каталозі sim/ed_sim.
- Натисніть File ➤ Exit, щоб вийти з вікна IP Parameter Editor Pro. Система підкаже Останні зміни не створено. Згенерувати зараз? Натисніть Ні, щоб продовжити наступний процес.
Згенерований дизайн моделювання Прample File Структура
Примітка: Інтерфейси зовнішньої пам’яті Intel Agilex FPGA IP наразі підтримують лише симулятори VCS, ModelSim/QuestaSim та Xcelium. У наступних випусках планується додаткова підтримка симулятора.
Примітка: Якщо ви не встановите прапорець Simulation або Synthesis, цільовий каталог містить лише дизайн Platform Designer files, які не компілюються безпосередньо програмним забезпеченням Intel Quartus Prime, але які ви можете компілювати view або відредагуйте в дизайнері платформи. У цій ситуації ви можете виконати наступні команди для створення синтезу та моделювання file набори.
- Щоб створити компілюваний проект, ви повинні запустити сценарій quartus_sh -t make_qii_design.tcl у цільовому каталозі.
- Щоб створити проект моделювання, ви повинні запустити сценарій quartus_sh -t make_sim_design.tcl у цільовому каталозі.
Примітка: Якщо ви створили дизайн example, а потім внести до нього зміни в редакторі параметрів, ви повинні повторно створити проект напрample, щоб побачити внесені зміни. Щойно створений дизайн напрample не перезаписує існуючий дизайн напрample files.
Симуляція проти апаратної реалізації
Для симуляції інтерфейсу зовнішньої пам’яті ви можете вибрати або пропустити калібрування, або повне калібрування на вкладці «Діагностика» під час генерації IP.
Імітаційні моделі EMIF
У цій таблиці порівнюються характеристики моделей калібрування з пропуском і повного калібрування.
Таблиця 2. Імітаційні моделі EMIF: пропуск калібрування проти повного калібрування
| Пропустити калібрування | Повне калібрування |
| Симуляція на системному рівні, зосереджена на логіці користувача. | Моделювання інтерфейсу пам'яті з упором на калібрування. |
| Деталі калібрування не фіксуються. | Захоплює всі сtagкалібрування. |
| Має можливість зберігати та отримувати дані. | Включає вирівнювання, вирівнювання побіт тощо. |
| Відображає точну ефективність. | |
| Не враховує перекіс дошки. | |
Симуляція RTL проти апаратної реалізації
У цій таблиці висвітлено ключові відмінності між симуляцією EMIF і апаратною реалізацією.
Таблиця 3. Симуляція EMIF RTL порівняно з апаратною реалізацією
| Симуляція RTL | Апаратна реалізація |
| Код ініціалізації та калібрування Nios® виконуються паралельно. | Код ініціалізації та калібрування Nios виконується послідовно. |
| Інтерфейси заявляють сигнал cal_done одночасно під час симуляції. | Операції монтажника визначають порядок калібрування, а інтерфейси не стверджують cal_done одночасно. |
Ви повинні запустити симуляції RTL на основі шаблонів трафіку для програми вашого проекту. Зауважте, що симуляція RTL не моделює затримки трасування друкованої плати, що може спричинити розбіжність у затримці між симуляцією RTL та апаратною реалізацією.
Симуляція IP інтерфейсу зовнішньої пам'яті за допомогою ModelSim
Ця процедура показує, як імітувати дизайн EMIF напрample.
- Запустіть програму Mentor Graphics* ModelSim і виберіть File ➤ Змінити каталог. Перейдіть до каталогу sim/ed_sim/mentor у створеному дизайніampпапка le.
- Переконайтеся, що вікно стенограми відображається внизу екрана. Якщо вікно стенограми не відображається, відкрийте його, клацнувши View ➤ Стенограма.
- У вікні стенограми запустіть джерело msim_setup.tcl.
- Після завершення роботи вихідного файлу msim_setup.tcl запустіть ld_debug у вікні стенограми.
- Після завершення роботи ld_debug перевірте, чи відображається вікно «Об’єкти». Якщо вікно «Об’єкти» не відображається, відкрийте його, клацнувши View ➤ Об'єкти.
- У вікні «Об’єкти» виберіть сигнали, які потрібно змоделювати, клацнувши правою кнопкою миші та вибравши «Додати хвилю».
- Після завершення вибору сигналів для моделювання виконайте run -all у вікні транскрипту. Симуляція виконується до завершення.
- Якщо симуляція не відображається, натисніть View ➤ Хвиля.
Розміщення контактів для Intel Agilex EMIF IP
У цій темі містяться рекомендації щодо розміщення шпильок.
закінченоview
ПЛІС Intel Agilex мають таку структуру:
- Кожен пристрій містить до 8 банків вводу/виводу.
- Кожен банк вводу-виводу містить 2 допоміжні банки вводу-виводу.
- Кожен суб-банк вводу/виводу містить 4 смуги.
- Кожна смуга містить 12 контактів введення-виведення загального призначення (GPIO).
Загальні вказівки щодо PIN-коду
Нижче наведено загальні вказівки щодо шпильок.
Примітка: Щоб отримати детальнішу інформацію про PIN-код, зверніться до розділу Intel Agilex FPGA EMIF IP Pin and Resource Planning у розділі, що стосується конкретного протоколу для вашого протоколу зовнішньої пам’яті, у посібнику користувача для інтерфейсів зовнішньої пам’яті Intel Agilex FPGA IP.
- Переконайтеся, що контакти для певного інтерфейсу зовнішньої пам’яті знаходяться в одному рядку вводу-виводу.
- Інтерфейси, які охоплюють кілька банків, мають відповідати таким вимогам:
- Банки повинні прилягати один до одного. Щоб отримати інформацію про суміжні банки, зверніться до теми EMIF Architecture: I/O Bank у посібнику користувача External Memory Interfaces Intel Agilex FPGA IP.
- Усі адреси, команди та пов’язані з ними піни мають знаходитися в одному підбанку.
- Контакти адреси, команд і даних можуть спільно використовувати допоміжний банк за таких умов:
- Контакти адреси, команд і даних не можуть мати спільну смугу введення/виведення.
- Лише невикористана смуга вводу/виводу в банку адрес і команд може містити контакти даних.
Таблиця 4. Загальні обмеження контактів
| Тип сигналу | обмеження |
| Стробоскоп даних | Усі сигнали, що належать до групи DQ, повинні знаходитися в одній смузі введення/виведення. |
| Дані | Пов'язані контакти DQ повинні розташовуватися в одній смузі введення/виведення. Для протоколів, які не підтримують двонаправлені лінії даних, сигнали читання слід групувати окремо від сигналів запису. |
| Адреса та команда | Контакти адреси та команди мають розташовуватися в попередньо визначених місцях у підбанку введення/виведення. |
Примітка: Щоб отримати детальнішу інформацію про PIN-код, зверніться до розділу Intel Agilex FPGA EMIF IP Pin and Resource Planning у розділі, що стосується конкретного протоколу для вашого протоколу зовнішньої пам’яті, у посібнику користувача для інтерфейсів зовнішньої пам’яті Intel Agilex FPGA IP.
- Переконайтеся, що контакти для певного інтерфейсу зовнішньої пам’яті знаходяться в одному рядку вводу-виводу.
- Інтерфейси, які охоплюють кілька банків, мають відповідати таким вимогам:
- Банки повинні прилягати один до одного. Щоб отримати інформацію про суміжні банки, зверніться до теми EMIF Architecture: I/O Bank у посібнику користувача External Memory Interfaces Intel Agilex FPGA IP.
- Усі адреси, команди та пов’язані з ними піни мають знаходитися в одному підбанку.
- Контакти адреси, команд і даних можуть спільно використовувати допоміжний банк за таких умов:
- Контакти адреси, команд і даних не можуть мати спільну смугу введення/виведення.
- Лише невикористана смуга вводу/виводу в банку адрес і команд може містити контакти даних.
Створення дизайну Прample з опцією конфігурації TG
Згенерований дизайн EMIF напрample містить блок генератора трафіку (TG). За замовчуванням дизайн example використовує простий блок TG (altera_tg_avl), який можна скинути лише для того, щоб повторно запустити жорстко закодований шаблон трафіку. За потреби ви можете натомість увімкнути настроюваний генератор трафіку (TG2). У конфігурованому генераторі трафіку (TG2) (altera_tg_avl_2) ви можете налаштувати шаблон трафіку в режимі реального часу за допомогою керуючих регістрів, що означає, що вам не потрібно перекомпілювати дизайн, щоб змінити або перезапустити шаблон трафіку. Цей генератор трафіку забезпечує точний контроль над типом трафіку, який він надсилає через інтерфейс керування EMIF. Крім того, він надає регістри стану, які містять детальну інформацію про помилки.
Увімкнення генератора трафіку в Design Example
Ви можете ввімкнути настроюваний генератор трафіку на вкладці «Діагностика» в редакторі параметрів EMIF. Щоб увімкнути настроюваний генератор трафіку, увімкніть Використовувати настроюваний генератор трафіку Avalon 2.0 на вкладці Діагностика.
малюнок 6.
- Ви можете вимкнути шаблон трафіку за замовчуваннямtage або налаштований користувачем трафік stage, але ви повинні мати принаймні один stage увімкнено. Для отримання інформації про ці stages, зверніться до шаблону трафіку за замовчуванням і шаблону трафіку, налаштованого користувачем, у посібнику користувача IP-інтерфейсів зовнішньої пам’яті Intel Agilex FPGA.
- Параметр тривалості тесту TG2 застосовується лише до шаблону трафіку за замовчуванням. Ви можете вибрати коротку, середню або нескінченну тривалість тесту.
- Ви можете вибрати будь-яке з двох значень для параметра TG2 Configuration Interface Mode:
- JTAG: Дозволяє використовувати графічний інтерфейс на системній консолі. Щоб отримати додаткові відомості, зверніться до інтерфейсу конфігурації генератора трафіку в посібнику користувача IP-інтерфейсів зовнішньої пам’яті Intel Agilex FPGA.
- Експорт: Дозволяє використовувати спеціальну логіку RTL для керування шаблоном трафіку.
Використання Design Exampза допомогою EMIF Debug Toolkit
Перш ніж запускати EMIF Debug Toolkit, переконайтеся, що ви налаштували свій пристрій за допомогою програмування file з увімкненим інструментарієм налагодження EMIF. Щоб запустити EMIF Debug Toolkit, виконайте такі дії:
- У програмному забезпеченні Intel Quartus Prime відкрийте системну консоль, вибравши «Інструменти» ➤ «Інструменти налагодження системи» ➤ «Системна консоль».
- [Пропустіть цей крок, якщо ваш проект уже відкрито в програмному забезпеченні Intel Quartus Prime.] У системній консолі завантажте об’єкт SRAM. file (.sof), за допомогою якого ви запрограмували плату (як описано в Передумови для використання набору інструментів для налагодження EMIF у Посібнику користувача для інтерфейсів зовнішньої пам’яті Intel Agilex FPGA IP).
- Виберіть екземпляри для налагодження.
- Виберіть EMIF Calibration Debug Toolkit для налагодження калібрування EMIF, як описано в розділі Створення проекту Exampфайл із опцією налагодження калібрування. Крім того, виберіть EMIF TG Configuration Toolkit для налагодження генератора трафіку, як описано в розділі Створення дизайну Example з опцією конфігурації TG.
- Натисніть «Відкрити інструментарій», щоб відкрити головний view EMIF Debug Toolkit.
- Якщо в запрограмованому дизайні є кілька екземплярів EMIF, виберіть стовпець (шлях до JTAG master) та ідентифікатор інтерфейсу пам’яті екземпляра EMIF, для якого потрібно активувати інструментарій.
- Натисніть «Активувати інтерфейс», щоб набір інструментів зчитував параметри інтерфейсу та стан калібрування.
- Ви повинні налагоджувати один інтерфейс за раз; тому, щоб підключитися до іншого інтерфейсу в дизайні, ви повинні спочатку деактивувати поточний інтерфейс.
Нижче наведено напрampфайли звітів із EMIF Calibration Debug Toolkit і EMIF TG Configuration Toolkit: відповідно.
Примітка: Докладніше про налагодження калібрування див. у розділі Налагодження за допомогою інструментарію налагодження інтерфейсу зовнішньої пам’яті в посібнику користувача для інтерфейсів зовнішньої пам’яті Intel Agilex FPGA IP.
Примітка: Докладніше про налагодження генератора трафіку див. у розділі Інтерфейс користувача конфігурації генератора трафіку в посібнику користувача IP-інтерфейсів зовнішньої пам’яті Intel Agilex FPGA.
Дизайн Прample Опис інтерфейсів зовнішньої пам'яті Intel Agilex FPGA IP
Коли ви параметруєте та генеруєте свій EMIF IP, ви можете вказати, що система створює каталоги для моделювання та синтезу file набори та генерувати file встановлюється автоматично. Якщо вибрати Simulation або Synthesis у розділі Example Дизайн Files на ExampНа вкладці «Проекти» система створює повну симуляцію file комплект або повний синтез file набір відповідно до вашого вибору.
Синтез Дизайн Прample
Дизайн синтезу напрample містить основні блоки, показані на малюнку нижче.
- Генератор трафіку, який є синтезованим Avalon®-MM exampдрайвер файлу, який реалізує псевдовипадковий шаблон читання та запису на параметризовану кількість адрес. Генератор трафіку також контролює дані, зчитані з пам’яті, щоб переконатися, що вони відповідають записаним даним, і заявляє про помилку в іншому випадку.
- Екземпляр інтерфейсу пам'яті, який включає:
- Контролер пам'яті, який модерує між інтерфейсом Avalon-MM та інтерфейсом AFI.
- PHY, який служить інтерфейсом між контролером пам’яті та зовнішніми пристроями пам’яті для виконання операцій читання та запису.
Малюнок 7. Приклад дизайну синтезуample
Примітка: Якщо для одного або кількох параметрів PLL Sharing Mode, DLL Sharing Mode або OCT Sharing Mode встановлено будь-яке значення, окрім No Sharing, проект синтезу напр.ampLe міститиме два екземпляри інтерфейсу генератора трафіку/пам’яті. Два екземпляри інтерфейсу генератора трафіку/пам’яті пов’язані лише спільними з’єднаннями PLL/DLL/OCT, як визначено налаштуваннями параметрів. Екземпляри інтерфейсу генератора трафіку/пам’яті демонструють, як ви можете створити такі зв’язки у своїх власних проектах.
Симуляційний дизайн Прample
Симуляційний дизайн напрample містить основні блоки, показані на наступному малюнку.
- Приклад дизайну синтезу напрample. Як описано в попередньому розділі, схема синтезу напрampмістить генератор трафіку, компонент калібрування та екземпляр інтерфейсу пам'яті. Ці блоки за замовчуванням використовують для швидкого моделювання абстрактні моделі моделювання.
- Модель пам’яті, яка діє як загальна модель, яка відповідає специфікаціям протоколу пам’яті. Часто постачальники пам’яті надають імітаційні моделі для своїх конкретних компонентів пам’яті, які можна завантажити з їхнього сайту webсайти.
- Засіб перевірки стану, який відстежує сигнали стану від інтерфейсу зовнішньої пам’яті IP і генератора трафіку, щоб сигналізувати про загальний стан проходження чи невдачі.
Малюнок 10. Розробка симуляціїample
ExampВкладка інтерфейсу le Designs
Редактор параметрів містить Example Вкладка «Дизайн», яка дозволяє вам параметризувати та генерувати свій дизайн, напрampлес.
Інтерфейси зовнішньої пам'яті Intel Agilex FPGA IP Design Example Архів посібника користувача
Версії IP такі ж, як версії програмного забезпечення Intel Quartus Prime Design Suite до версії 19.1. Починаючи з програмного забезпечення Intel Quartus Prime Design Suite версії 19.2 або новішої, IP-адреси мають нову схему керування версіями IP-адрес. Якщо версії ядра IP немає в списку, застосовується посібник користувача для попередньої версії ядра IP.
Історія версій документа для інтерфейсів зовнішньої пам'яті Intel Agilex FPGA IP Design Example Посібник користувача
| Версія документа | Версія Intel Quartus Prime | Версія IP | Зміни |
| 2021.06.21 | 21.2 | 2.4.2 | в Дизайн Прample Швидкий старт розділ:
• Додано примітку до Компіляція та програмування Intel Agilex EMIF Design Example тема. • Змінено назву Створення дизайну Прampфайл із опцією налагодження калібрування тема. • Додано Створення дизайну Прample з опцією конфігурації TG і Увімкнення генератора трафіку в Design Example теми. • Змінено кроки 2, 3 і 4, оновлено кілька фігур і додано примітку в Використання Design Exampза допомогою EMIF Debug Toolkit тема. |
| 2021.03.29 | 21.1 | 2.4.0 | в Дизайн Прample Швидкий старт розділ:
• Додано примітку до Створення синтезованого дизайну EMIFample і Створення EMIF Design Exampфайл для моделювання теми. • Оновлено File Структурна схема в Створення EMIF Design Exampфайл для моделювання тема. |
| 2020.12.14 | 20.4 | 2.3.0 | в Дизайн Прample Швидкий старт глави внесено такі зміни:
• Оновлено Створення синтезованого дизайну EMIFample тема для включення дизайнів із кількома EMIF. • Оновлено малюнок для кроку 3 у Створення EMIF Design Exampфайл для моделювання тема. |
| 2020.10.05 | 20.3 | 2.3.0 | в Дизайн Прample Короткий посібник глави внесено такі зміни:
• В Створення проекту EMIFоновив зображення на кроці 6. • В Створення синтезованого дизайну EMIFampleоновив фігуру на кроці 3. • В Створення EMIF Design Exampфайл для моделюванняоновив фігуру на кроці 3. • В Симуляція проти апаратної реалізації, виправив незначну помилку в другій таблиці. • В Використання Design Exampза допомогою EMIF Debug Toolkit, змінений крок 6, додані кроки 7 і 8. |
| продовження... | |||
| Версія документа | Версія Intel Quartus Prime | Версія IP | Зміни |
| 2020.04.13 | 20.1 | 2.1.0 | • В про главі, змінено таблицю в
Інформація про випуск тема. • В Дизайн Прample Короткий посібник розділ: — Змінено крок 7 і пов’язане зображення в Створення синтезованого дизайну EMIFample тема. — Змінено Створення дизайну Exampфайл із параметром налагодження тема. — Змінено Використання Design Exampза допомогою EMIF Debug Toolkit тема. |
| 2019.12.16 | 19.4 | 2.0.0 | • В Дизайн Прample Швидкий старт розділ:
— Оновлено ілюстрацію на кроці 6 Створення проекту EMIF тема. — Оновлено ілюстрацію на кроці 4 Створення синтезованого дизайну EMIFample тема. — Оновлено ілюстрацію на кроці 4 Створення EMIF Design Exampфайл для моделювання тема. — Змінено крок 5 у Створення EMIF Design Exampфайл для моделювання тема. — Змінено Загальні вказівки щодо PIN-коду і Прилеглі банки розділи Розміщення контактів для Intel Agilex EMIF IP тема. |
| 2019.10.18 | 19.3 | • В Створення проекту EMIF тему, оновив зображення пунктом 6.
• В Створення та налаштування IP EMIF тему, оновив малюнок з кроком 1. • У таблиці в Рекомендації редактора параметрів Intel Agilex EMIF тему, змінив опис для дошка вкладка. • В Створення синтезованого дизайну EMIFample і Створення EMIF Design Exampфайл для моделювання тем, оновив зображення на кроці 3 кожної теми. • В Створення EMIF Design Exampфайл для моделювання тему, оновлено Згенерований дизайн моделювання Прample File Структура малюнок і змінив примітку після малюнка. • В Створення синтезованого дизайну EMIFample тема, додано крок і малюнок для кількох інтерфейсів. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Додано Про інтерфейси зовнішньої пам’яті Intel Agilex FPGA IP розділ та інформація про випуск.
• Оновлені дати та номери версій. • Незначне вдосконалення Синтез Дизайн Прample фігура в Синтез Дизайн Прample тема. |
| 2019.04.02 | 19.1 | • Початковий випуск. |
Історія версій документа для інтерфейсів зовнішньої пам'яті Intel Agilex FPGA IP Design Example Посібник користувача
Документи / Ресурси
 |
intel UG-20219 Інтерфейси зовнішньої пам'яті Intel Agilex FPGA IP Design Example [pdfПосібник користувача UG-20219 Інтерфейси зовнішньої пам'яті Intel Agilex FPGA IP Design Example, UG-20219, інтерфейси зовнішньої пам'яті Intel Agilex FPGA IP Design Example, Інтерфейси Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
