UG-20219 എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾ Intel Agilex FPGA IP ഡിസൈൻ എക്സ്ample
എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളെക്കുറിച്ച് Intel® Agilexâ„¢ FPGA IP
റിലീസ് വിവരങ്ങൾ
IP പതിപ്പുകൾ V19.1 വരെയുള്ള Intel® Quartus® Prime Design Suite സോഫ്റ്റ്വെയർ പതിപ്പുകൾക്ക് സമാനമാണ്. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്റ്റ്വെയർ പതിപ്പ് 19.2 അല്ലെങ്കിൽ അതിനുശേഷമുള്ളതിൽ നിന്ന്, ഐപി കോറുകൾക്ക് ഒരു പുതിയ ഐപി പതിപ്പിംഗ് സ്കീം ഉണ്ട്. IP പതിപ്പിംഗ് സ്കീം (XYZ) നമ്പർ ഒരു സോഫ്റ്റ്വെയർ പതിപ്പിൽ നിന്ന് മറ്റൊന്നിലേക്ക് മാറുന്നു. ഇതിൽ ഒരു മാറ്റം:
- X എന്നത് IP-യുടെ ഒരു പ്രധാന പുനരവലോകനം സൂചിപ്പിക്കുന്നു. നിങ്ങളുടെ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്വെയർ അപ്ഡേറ്റ് ചെയ്യുകയാണെങ്കിൽ, നിങ്ങൾ ഐപി പുനഃസൃഷ്ടിക്കണം.
- ഐപിയിൽ പുതിയ സവിശേഷതകൾ ഉൾപ്പെടുന്നുവെന്ന് Y സൂചിപ്പിക്കുന്നു. ഈ പുതിയ സവിശേഷതകൾ ഉൾപ്പെടുത്താൻ നിങ്ങളുടെ ഐപി പുനഃസൃഷ്ടിക്കുക.
- ഐപിയിൽ ചെറിയ മാറ്റങ്ങൾ ഉൾപ്പെടുന്നുവെന്ന് Z സൂചിപ്പിക്കുന്നു. ഈ മാറ്റങ്ങൾ ഉൾപ്പെടുത്താൻ നിങ്ങളുടെ ഐപി പുനഃസൃഷ്ടിക്കുക.
ഇനം വിവരണം IP പതിപ്പ് 2.4.2 ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം 21.2 റിലീസ് തീയതി 2021.06.21
ഡിസൈൻ എക്സിample എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾക്കായുള്ള ദ്രുത ആരംഭ ഗൈഡ് Intel Agilex™ FPGA IP
ഒരു ഓട്ടോമേറ്റഡ് ഡിസൈൻ മുൻampIntel Agilex™ എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾക്ക് le ഫ്ലോ ലഭ്യമാണ്. ജനറേറ്റ് എക്സ്ampEx-ലെ ഡിസൈൻസ് ബട്ടൺampസിന്തസിസും സിമുലേഷൻ ഡിസൈനും വ്യക്തമാക്കാനും സൃഷ്ടിക്കാനും le ഡിസൈൻസ് ടാബ് നിങ്ങളെ അനുവദിക്കുന്നുample file നിങ്ങളുടെ EMIF IP സാധൂകരിക്കാൻ ഉപയോഗിക്കാവുന്ന സെറ്റുകൾ. നിങ്ങൾക്ക് ഒരു ഡിസൈൻ എക്സി ജനറേറ്റ് ചെയ്യാംampIntel FPGA ഡെവലപ്‌മെന്റ് കിറ്റുമായി പൊരുത്തപ്പെടുന്ന അല്ലെങ്കിൽ നിങ്ങൾ സൃഷ്ടിക്കുന്ന ഏതെങ്കിലും EMIF IP. നിങ്ങൾക്ക് മുൻ ഡിസൈൻ ഉപയോഗിക്കാംampനിങ്ങളുടെ മൂല്യനിർണ്ണയത്തെ സഹായിക്കാൻ, അല്ലെങ്കിൽ നിങ്ങളുടെ സ്വന്തം സിസ്റ്റത്തിന്റെ ആരംഭ പോയിന്റായി.
ജനറൽ ഡിസൈൻ എക്സിample വർക്ക്ഫ്ലോകൾ
ഒരു EMIF പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നു
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്വെയർ പതിപ്പ് 17.1-നും അതിനുശേഷമുള്ളതിനും, ഇഎംഐഎഫ് ഐപിയും ഡിസൈൻ എക്‌സൈസും സൃഷ്ടിക്കുന്നതിന് മുമ്പ് നിങ്ങൾ ഒരു ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് സൃഷ്‌ടിക്കണം.ample.
- ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്വെയർ സമാരംഭിച്ച് തിരഞ്ഞെടുക്കുക File ➤ പുതിയ പ്രോജക്റ്റ് വിസാർഡ്. അടുത്തത് ക്ലിക്ക് ചെയ്യുക. ഡിസൈൻ എക്സിample എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾക്കായുള്ള ദ്രുത ആരംഭ ഗൈഡ് Intel Agilex™ FPGA IP
- ഒരു ഡയറക്ടറി വ്യക്തമാക്കുക ( ), ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റിന്റെ പേര് ( ), കൂടാതെ ഒരു ഉയർന്ന തലത്തിലുള്ള ഡിസൈൻ സ്ഥാപനത്തിന്റെ പേര് ( ) നിങ്ങൾ സൃഷ്ടിക്കാൻ ആഗ്രഹിക്കുന്നത്. അടുത്തത് ക്ലിക്ക് ചെയ്യുക.
- ശൂന്യമായ പ്രോജക്റ്റ് തിരഞ്ഞെടുത്തിട്ടുണ്ടോയെന്ന് പരിശോധിക്കുക. അടുത്തത് രണ്ട് തവണ ക്ലിക്ക് ചെയ്യുക.
- കുടുംബത്തിന് കീഴിൽ, Intel Agilex തിരഞ്ഞെടുക്കുക.
- നെയിം ഫിൽട്ടറിന് കീഴിൽ, ഉപകരണ പാർട്ട് നമ്പർ ടൈപ്പ് ചെയ്യുക.
- ലഭ്യമായ ഉപകരണങ്ങൾക്ക് കീഴിൽ, അനുയോജ്യമായ ഉപകരണം തിരഞ്ഞെടുക്കുക.
- പൂർത്തിയാക്കുക ക്ലിക്ക് ചെയ്യുക.
EMIF IP സൃഷ്ടിക്കുകയും ക്രമീകരിക്കുകയും ചെയ്യുന്നു
EMIF IP എങ്ങനെ ജനറേറ്റ് ചെയ്യാമെന്നും കോൺഫിഗർ ചെയ്യാമെന്നും ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ വ്യക്തമാക്കുന്നു. ഈ വാക്ക്ത്രൂ ഒരു DDR4 ഇന്റർഫേസ് സൃഷ്ടിക്കുന്നു, എന്നാൽ മറ്റ് പ്രോട്ടോക്കോളുകൾക്കും സമാനമാണ് ഘട്ടങ്ങൾ. (ഈ ഘട്ടങ്ങൾ ഐപി കാറ്റലോഗ് (സ്റ്റാൻഡലോൺ) ഫ്ലോ പിന്തുടരുന്നു; പകരം പ്ലാറ്റ്ഫോം ഡിസൈനർ (സിസ്റ്റം) ഫ്ലോ ഉപയോഗിക്കാൻ നിങ്ങൾ തിരഞ്ഞെടുക്കുകയാണെങ്കിൽ, ഘട്ടങ്ങൾ സമാനമാണ്.)
- IP കാറ്റലോഗ് ജാലകത്തിൽ, External Memory Interfaces Intel Agilex FPGA IP തിരഞ്ഞെടുക്കുക. (IP കാറ്റലോഗ് വിൻഡോ ദൃശ്യമാകുന്നില്ലെങ്കിൽ, തിരഞ്ഞെടുക്കുക View ➤ IP കാറ്റലോഗ്.)
- IP പാരാമീറ്റർ എഡിറ്ററിൽ, EMIF IP-യ്‌ക്ക് ഒരു എന്റിറ്റി നാമം നൽകുക (നിങ്ങൾ ഇവിടെ നൽകുന്ന പേര് file IP-യുടെ പേര്) കൂടാതെ ഒരു ഡയറക്ടറി വ്യക്തമാക്കുക. സൃഷ്ടിക്കുക ക്ലിക്ക് ചെയ്യുക.
- പാരാമീറ്റർ എഡിറ്ററിന് ഒന്നിലധികം ടാബുകൾ ഉണ്ട്, നിങ്ങളുടെ EMIF നടപ്പിലാക്കൽ പ്രതിഫലിപ്പിക്കുന്നതിന് നിങ്ങൾ പാരാമീറ്ററുകൾ കോൺഫിഗർ ചെയ്യണം.
Intel Agilex EMIF പാരാമീറ്റർ എഡിറ്റർ മാർഗ്ഗനിർദ്ദേശങ്ങൾ
Intel Agilex EMIF IP പാരാമീറ്റർ എഡിറ്ററിലെ ടാബുകൾ പാരാമീറ്റർ ചെയ്യുന്നതിനുള്ള ഉയർന്ന തലത്തിലുള്ള മാർഗ്ഗനിർദ്ദേശം ഈ വിഷയം നൽകുന്നു.
പട്ടിക 1. EMIF പാരാമീറ്റർ എഡിറ്റർ മാർഗ്ഗനിർദ്ദേശങ്ങൾ
| പാരാമീറ്റർ എഡിറ്റർ ടാബ് | മാർഗ്ഗനിർദ്ദേശങ്ങൾ |
| ജനറൽ | ഇനിപ്പറയുന്ന പാരാമീറ്ററുകൾ ശരിയായി നൽകിയിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുക:
• ഉപകരണത്തിനുള്ള സ്പീഡ് ഗ്രേഡ്. • മെമ്മറി ക്ലോക്ക് ഫ്രീക്വൻസി. • PLL റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസി. |
| മെമ്മറി | • ലെ പാരാമീറ്ററുകൾ നൽകുന്നതിന് നിങ്ങളുടെ മെമ്മറി ഉപകരണത്തിനായുള്ള ഡാറ്റ ഷീറ്റ് പരിശോധിക്കുക മെമ്മറി ടാബ്.
• ALERT# പിന്നിനായി നിങ്ങൾ ഒരു പ്രത്യേക ലൊക്കേഷനും നൽകണം. (DDR4 മെമ്മറി പ്രോട്ടോക്കോളിന് മാത്രം ബാധകമാണ്.) |
| മെം I/O | • പ്രാരംഭ പ്രോജക്റ്റ് അന്വേഷണങ്ങൾക്കായി, നിങ്ങൾക്ക് ഡിഫോൾട്ട് ക്രമീകരണങ്ങൾ ഉപയോഗിക്കാം
മെം I/O ടാബ്. • വിപുലമായ ഡിസൈൻ മൂല്യനിർണ്ണയത്തിനായി, ഒപ്റ്റിമൽ ടെർമിനേഷൻ ക്രമീകരണങ്ങൾ ലഭിക്കുന്നതിന് നിങ്ങൾ ബോർഡ് സിമുലേഷൻ നടത്തണം. |
| FPGA I/O | • പ്രാരംഭ പ്രോജക്റ്റ് അന്വേഷണങ്ങൾക്കായി, നിങ്ങൾക്ക് ഡിഫോൾട്ട് ക്രമീകരണങ്ങൾ ഉപയോഗിക്കാം
FPGA I/O ടാബ്. • വിപുലമായ ഡിസൈൻ മൂല്യനിർണ്ണയത്തിനായി, ഉചിതമായ I/O മാനദണ്ഡങ്ങൾ തിരഞ്ഞെടുക്കുന്നതിന് നിങ്ങൾ ബന്ധപ്പെട്ട IBIS മോഡലുകൾ ഉപയോഗിച്ച് ബോർഡ് സിമുലേഷൻ നടത്തണം. |
| മെം ടൈമിംഗ് | • പ്രാരംഭ പ്രോജക്റ്റ് അന്വേഷണങ്ങൾക്കായി, നിങ്ങൾക്ക് ഡിഫോൾട്ട് ക്രമീകരണങ്ങൾ ഉപയോഗിക്കാം
മെം ടൈമിംഗ് ടാബ്. • വിപുലമായ ഡിസൈൻ മൂല്യനിർണ്ണയത്തിനായി, നിങ്ങളുടെ മെമ്മറി ഉപകരണത്തിന്റെ ഡാറ്റ ഷീറ്റ് അനുസരിച്ച് പാരാമീറ്ററുകൾ നൽകണം. |
| കൺട്രോളർ | നിങ്ങളുടെ മെമ്മറി കൺട്രോളറിന് ആവശ്യമുള്ള കോൺഫിഗറേഷനും പെരുമാറ്റവും അനുസരിച്ച് കൺട്രോളർ പാരാമീറ്ററുകൾ സജ്ജമാക്കുക. |
| ഡയഗ്നോസ്റ്റിക്സ് | എന്നതിലെ പാരാമീറ്ററുകൾ നിങ്ങൾക്ക് ഉപയോഗിക്കാം ഡയഗ്നോസ്റ്റിക്സ് നിങ്ങളുടെ മെമ്മറി ഇന്റർഫേസ് പരിശോധിക്കുന്നതിനും ഡീബഗ്ഗിംഗ് ചെയ്യുന്നതിനും സഹായിക്കുന്നതിന് ടാബ്. |
| Exampലെ ഡിസൈനുകൾ | ദി Exampലെ ഡിസൈനുകൾ ഡിസൈൻ എക്സിറ്റ് സൃഷ്ടിക്കാൻ ടാബ് നിങ്ങളെ അനുവദിക്കുന്നുampസിന്തസിസിനും സിമുലേഷനും വേണ്ടിയുള്ള ലെസ്. സൃഷ്ടിച്ച ഡിസൈൻ എക്സിample എന്നത് EMIF ഐപിയും മെമ്മറി ഇന്റർഫേസ് സാധൂകരിക്കുന്നതിനായി ക്രമരഹിതമായ ട്രാഫിക് സൃഷ്ടിക്കുന്ന ഒരു ഡ്രൈവറും അടങ്ങുന്ന ഒരു സമ്പൂർണ്ണ EMIF സിസ്റ്റമാണ്. |
വ്യക്തിഗത പാരാമീറ്ററുകളെക്കുറിച്ചുള്ള വിശദമായ വിവരങ്ങൾക്ക്, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളിൽ Intel Agilex FPGA IP ഉപയോക്തൃ ഗൈഡിലെ നിങ്ങളുടെ മെമ്മറി പ്രോട്ടോക്കോളിനായി ഉചിതമായ അധ്യായം കാണുക.
സിന്തസൈസ് ചെയ്യാവുന്ന EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Example
Intel Agilex ഡെവലപ്‌മെന്റ് കിറ്റിന്, Intel Agilex EMIF IP ക്രമീകരണങ്ങളിൽ ഭൂരിഭാഗവും അവയുടെ ഡിഫോൾട്ട് മൂല്യങ്ങളിൽ ഉപേക്ഷിച്ചാൽ മതിയാകും. സിന്തസൈസ് ചെയ്യാവുന്ന ഡിസൈൻ സൃഷ്ടിക്കാൻ മുൻampലെ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- എക്സിയിൽampലെ ഡിസൈൻസ് ടാബ്, സിന്തസിസ് ബോക്സ് ചെക്ക് ചെയ്തിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുക.
- നിങ്ങൾ സിംഗിൾ ഇന്റർഫേസ് നടപ്പിലാക്കുകയാണെങ്കിൽample ഡിസൈൻ, EMIF IP കോൺഫിഗർ ചെയ്ത് ക്ലിക്ക് ചെയ്യുക File➤ നിലവിലെ ക്രമീകരണം ഉപയോക്തൃ ഐപി വേരിയേഷനിലേക്ക് സംരക്ഷിക്കാൻ സംരക്ഷിക്കുക file ( .ip).
- നിങ്ങൾ ഒരു മുൻ നടപ്പിലാക്കുകയാണെങ്കിൽampഒന്നിലധികം ഇന്റർഫേസുകളുള്ള ഡിസൈൻ, ആവശ്യമുള്ള ഇന്റർഫേസുകളുടെ എണ്ണം IP-കളുടെ എണ്ണം വ്യക്തമാക്കുക. തിരഞ്ഞെടുത്ത IP-കളുടെ എണ്ണത്തിന് സമാനമായ EMIF ഐഡിയുടെ ആകെ എണ്ണം നിങ്ങൾക്ക് കാണാൻ കഴിയും. ഓരോ ഇന്റർഫേസും കോൺഫിഗർ ചെയ്യുന്നതിന് ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- കാലിബ്രേഷൻ ഐപിയിലേക്കുള്ള ഇന്റർഫേസിന്റെ കണക്ഷൻ വ്യക്തമാക്കാൻ Cal-IP തിരഞ്ഞെടുക്കുക.
- എല്ലാ പാരാമീറ്റർ എഡിറ്റർ ടാബിലും അതിനനുസരിച്ച് EMIF IP കോൺഫിഗർ ചെയ്യുക.
- Ex എന്ന താളിലേക്ക് മടങ്ങുകampഡിസൈൻ ടാബ്, ആവശ്യമുള്ള EMIF ഐഡിയിൽ ക്യാപ്ചർ ക്ലിക്ക് ചെയ്യുക.
- എല്ലാ ഇഎംഐഎഫ് ഐഡിക്കും എ മുതൽ സി വരെയുള്ള ഘട്ടം ആവർത്തിക്കുക.
- ക്യാപ്ചർ ചെയ്ത പാരാമീറ്ററുകൾ നീക്കംചെയ്യുന്നതിന് നിങ്ങൾക്ക് ക്ലിയർ ബട്ടൺ ക്ലിക്കുചെയ്‌ത് EMIF IP-യിൽ മാറ്റങ്ങൾ വരുത്തുന്നതിന് ഘട്ടം a മുതൽ c വരെ ആവർത്തിക്കാം.
- ക്ലിക്ക് ചെയ്യുക File➤ നിലവിലെ ക്രമീകരണം ഉപയോക്തൃ ഐപി വേരിയേഷനിലേക്ക് സംരക്ഷിക്കാൻ സംരക്ഷിക്കുക file ( .ip).
- നിങ്ങൾ സിംഗിൾ ഇന്റർഫേസ് നടപ്പിലാക്കുകയാണെങ്കിൽample ഡിസൈൻ, EMIF IP കോൺഫിഗർ ചെയ്ത് ക്ലിക്ക് ചെയ്യുക File➤ നിലവിലെ ക്രമീകരണം ഉപയോക്തൃ ഐപി വേരിയേഷനിലേക്ക് സംരക്ഷിക്കാൻ സംരക്ഷിക്കുക file ( .ip).
- Ex Generate ക്ലിക്ക് ചെയ്യുകampവിൻഡോയുടെ മുകളിൽ വലത് കോണിൽ ഡിസൈൻ ചെയ്യുക.
- EMIF ഡിസൈനിനായി ഒരു ഡയറക്ടറി വ്യക്തമാക്കുക example ക്ലിക്ക് ചെയ്ത് ശരി ക്ലിക്ക് ചെയ്യുക. EMIF ഡിസൈനിന്റെ വിജയകരമായ ജനറേഷൻ മുൻample ഇനിപ്പറയുന്നവ സൃഷ്ടിക്കുന്നു fileഒരു qii ഡയറക്‌ടറിക്ക് കീഴിൽ സജ്ജീകരിച്ചിരിക്കുന്നു.
- ക്ലിക്ക് ചെയ്യുക File ➤ IP പാരാമീറ്റർ എഡിറ്റർ പ്രോ വിൻഡോയിൽ നിന്ന് പുറത്തുകടക്കാൻ പുറത്തുകടക്കുക. സിസ്റ്റം ആവശ്യപ്പെടുന്നു, സമീപകാല മാറ്റങ്ങൾ സൃഷ്ടിച്ചിട്ടില്ല. ഇപ്പോൾ സൃഷ്ടിക്കണോ? അടുത്ത ഫ്ലോ തുടരാൻ ഇല്ല ക്ലിക്ക് ചെയ്യുക.
- മുൻ തുറക്കാൻampലെ ഡിസൈൻ, ക്ലിക്ക് File ➤ പ്രോജക്റ്റ് തുറക്കുക, ഇതിലേക്ക് നാവിഗേറ്റ് ചെയ്യുക /ample_name>/qii/ed_synth.qpf തുറന്ന് ക്ലിക്ക് ചെയ്യുക.
കുറിപ്പ്: ഡിസൈൻ കംപൈൽ ചെയ്യുന്നതും പ്രോഗ്രാമിംഗ് ചെയ്യുന്നതും സംബന്ധിച്ച വിവരങ്ങൾക്ക് മുൻample, റഫർ ചെയ്യുക
Intel Agilex EMIF ഡിസൈൻ കംപൈൽ ചെയ്യലും പ്രോഗ്രാമിംഗും Example.
ചിത്രം 4. ജനറേറ്റഡ് സിന്തസൈസബിൾ ഡിസൈൻ എക്സ്ample File ഘടന
രണ്ടോ അതിലധികമോ എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളുള്ള ഒരു സിസ്റ്റം നിർമ്മിക്കുന്നതിനെക്കുറിച്ചുള്ള വിവരങ്ങൾക്ക്, ഒരു ഡിസൈൻ എക്സ് സൃഷ്ടിക്കുന്നുample, ഒന്നിലധികം EMIF ഇന്റർഫേസുകൾ, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളിൽ Intel Agilex FPGA IP യൂസർ ഗൈഡ്. ഒന്നിലധികം ഇന്റർഫേസുകൾ ഡീബഗ്ഗുചെയ്യുന്നതിനെക്കുറിച്ചുള്ള വിവരങ്ങൾക്ക്, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളിൽ ഇന്റൽ അജിലെക്സ് എഫ്പിജിഎ ഐപി ഉപയോക്തൃ ഗൈഡിൽ, നിലവിലുള്ള ഡിസൈനിൽ EMIF ടൂൾകിറ്റ് പ്രവർത്തനക്ഷമമാക്കുന്നത് കാണുക.
കുറിപ്പ്: നിങ്ങൾ സിമുലേഷൻ അല്ലെങ്കിൽ സിന്തസിസ് ചെക്ക്ബോക്സ് തിരഞ്ഞെടുത്തില്ലെങ്കിൽ, ലക്ഷ്യസ്ഥാന ഡയറക്ടറിയിൽ പ്ലാറ്റ്ഫോം ഡിസൈനർ ഡിസൈൻ മാത്രമേ അടങ്ങിയിട്ടുള്ളൂ files, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിന് നേരിട്ട് സമാഹരിക്കാനാകില്ല, എന്നാൽ നിങ്ങൾക്ക് കഴിയുന്നവ view അല്ലെങ്കിൽ പ്ലാറ്റ്ഫോം ഡിസൈനറിൽ എഡിറ്റ് ചെയ്യുക. ഈ സാഹചര്യത്തിൽ നിങ്ങൾക്ക് സിന്തസിസും സിമുലേഷനും സൃഷ്ടിക്കുന്നതിന് ഇനിപ്പറയുന്ന കമാൻഡുകൾ പ്രവർത്തിപ്പിക്കാൻ കഴിയും file സെറ്റുകൾ.
- സമാഹരിക്കാവുന്ന ഒരു പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നതിന്, നിങ്ങൾ ലക്ഷ്യസ്ഥാന ഡയറക്ടറിയിൽ quartus_sh -t make_qii_design.tclscript പ്രവർത്തിപ്പിക്കണം.
- ഒരു സിമുലേഷൻ പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നതിന്, നിങ്ങൾ ലക്ഷ്യസ്ഥാന ഡയറക്ടറിയിൽ quartus_sh -t make_sim_design.tcl സ്‌ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കണം.
കുറിപ്പ്: നിങ്ങൾ ഒരു ഡിസൈൻ എക്സിറ്റ് ചെയ്തിട്ടുണ്ടെങ്കിൽample തുടർന്ന് പാരാമീറ്റർ എഡിറ്ററിൽ അതിൽ മാറ്റങ്ങൾ വരുത്തുക, നിങ്ങൾ ഡിസൈൻ ex പുനർനിർമ്മിക്കണംampനിങ്ങളുടെ മാറ്റങ്ങൾ നടപ്പിലാക്കുന്നത് കാണുന്നതിന്. പുതുതായി സൃഷ്ടിച്ച ഡിസൈൻ എക്സിample നിലവിലുള്ള ഡിസൈൻ പഴയത് തിരുത്തിയെഴുതുന്നില്ലample files.
EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le
Intel Agilex ഡെവലപ്‌മെന്റ് കിറ്റിന്, Intel Agilex EMIF IP ക്രമീകരണങ്ങളിൽ ഭൂരിഭാഗവും അവയുടെ ഡിഫോൾട്ട് മൂല്യങ്ങളിൽ ഉപേക്ഷിച്ചാൽ മതിയാകും. ഡിസൈൻ സൃഷ്ടിക്കാൻ മുൻampസിമുലേഷനായി, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- എക്സിയിൽampലെ ഡിസൈൻസ് ടാബ്, സിമുലേഷൻ ബോക്സ് ചെക്ക് ചെയ്തിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുക. ആവശ്യമായ സിമുലേഷൻ HDL ഫോർമാറ്റും തിരഞ്ഞെടുക്കുക, ഒന്നുകിൽ Verilog അല്ലെങ്കിൽ VHDL.
- EMIF IP കോൺഫിഗർ ചെയ്ത് ക്ലിക്ക് ചെയ്യുക File ➤ നിലവിലെ ക്രമീകരണം ഉപയോക്തൃ ഐപി വേരിയേഷനിലേക്ക് സംരക്ഷിക്കാൻ സംരക്ഷിക്കുക file ( .ip).
- Ex Generate ക്ലിക്ക് ചെയ്യുകampവിൻഡോയുടെ മുകളിൽ വലത് കോണിൽ ഡിസൈൻ ചെയ്യുക.
- EMIF ഡിസൈനിനായി ഒരു ഡയറക്ടറി വ്യക്തമാക്കുക example ക്ലിക്ക് ചെയ്ത് ശരി ക്ലിക്ക് ചെയ്യുക. EMIF ഡിസൈനിന്റെ വിജയകരമായ ജനറേഷൻ മുൻample ഒന്നിലധികം സൃഷ്ടിക്കുന്നു file ഒരു sim/ed_sim ഡയറക്‌ടറിക്ക് കീഴിൽ പിന്തുണയ്‌ക്കുന്ന വിവിധ സിമുലേറ്ററുകൾക്കായി സജ്ജമാക്കുന്നു.
- ക്ലിക്ക് ചെയ്യുക File ➤ IP പാരാമീറ്റർ എഡിറ്റർ പ്രോ വിൻഡോയിൽ നിന്ന് പുറത്തുകടക്കാൻ പുറത്തുകടക്കുക. സിസ്റ്റം ആവശ്യപ്പെടുന്നു, സമീപകാല മാറ്റങ്ങൾ സൃഷ്ടിച്ചിട്ടില്ല. ഇപ്പോൾ സൃഷ്ടിക്കണോ? അടുത്ത ഫ്ലോ തുടരാൻ ഇല്ല ക്ലിക്ക് ചെയ്യുക.
ജനറേറ്റഡ് സിമുലേഷൻ ഡിസൈൻ എക്സിample File ഘടന
കുറിപ്പ്: എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾ Intel Agilex FPGA IP നിലവിൽ VCS, ModelSim/QuestaSim, Xcelium സിമുലേറ്ററുകൾ എന്നിവയെ മാത്രമേ പിന്തുണയ്ക്കൂ. കൂടുതൽ സിമുലേറ്റർ പിന്തുണ ഭാവി റിലീസുകളിൽ ആസൂത്രണം ചെയ്തിട്ടുണ്ട്.
കുറിപ്പ്: നിങ്ങൾ സിമുലേഷൻ അല്ലെങ്കിൽ സിന്തസിസ് ചെക്ക്ബോക്സ് തിരഞ്ഞെടുത്തില്ലെങ്കിൽ, ലക്ഷ്യസ്ഥാന ഡയറക്ടറിയിൽ പ്ലാറ്റ്ഫോം ഡിസൈനർ ഡിസൈൻ മാത്രമേ അടങ്ങിയിട്ടുള്ളൂ files, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിന് നേരിട്ട് സമാഹരിക്കാനാകില്ല, എന്നാൽ നിങ്ങൾക്ക് കഴിയുന്നവ view അല്ലെങ്കിൽ പ്ലാറ്റ്ഫോം ഡിസൈനറിൽ എഡിറ്റ് ചെയ്യുക. ഈ സാഹചര്യത്തിൽ നിങ്ങൾക്ക് സിന്തസിസും സിമുലേഷനും സൃഷ്ടിക്കുന്നതിന് ഇനിപ്പറയുന്ന കമാൻഡുകൾ പ്രവർത്തിപ്പിക്കാൻ കഴിയും file സെറ്റുകൾ.
- കംപൈൽ ചെയ്യാവുന്ന ഒരു പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നതിന്, നിങ്ങൾ ലക്ഷ്യസ്ഥാന ഡയറക്ടറിയിൽ quartus_sh -t make_qii_design.tcl സ്‌ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കണം.
- ഒരു സിമുലേഷൻ പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നതിന്, നിങ്ങൾ ലക്ഷ്യസ്ഥാന ഡയറക്ടറിയിൽ quartus_sh -t make_sim_design.tcl സ്‌ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കണം.
കുറിപ്പ്: നിങ്ങൾ ഒരു ഡിസൈൻ എക്സിറ്റ് ചെയ്തിട്ടുണ്ടെങ്കിൽample തുടർന്ന് പാരാമീറ്റർ എഡിറ്ററിൽ അതിൽ മാറ്റങ്ങൾ വരുത്തുക, നിങ്ങൾ ഡിസൈൻ ex പുനർനിർമ്മിക്കണംampനിങ്ങളുടെ മാറ്റങ്ങൾ നടപ്പിലാക്കുന്നത് കാണുന്നതിന്. പുതുതായി സൃഷ്ടിച്ച ഡിസൈൻ എക്സിample നിലവിലുള്ള ഡിസൈൻ പഴയത് തിരുത്തിയെഴുതുന്നില്ലample files.
സിമുലേഷൻ വേഴ്സസ് ഹാർഡ്‌വെയർ ഇംപ്ലിമെന്റേഷൻ
എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസ് സിമുലേഷനായി, ഐപി ജനറേഷൻ സമയത്ത് ഡയഗ്നോസ്റ്റിക്സ് ടാബിൽ നിങ്ങൾക്ക് സ്‌കിപ്പ് കാലിബ്രേഷൻ അല്ലെങ്കിൽ പൂർണ്ണ കാലിബ്രേഷൻ തിരഞ്ഞെടുക്കാം.
EMIF സിമുലേഷൻ മോഡലുകൾ
ഈ പട്ടിക ഒഴിവാക്കൽ കാലിബ്രേഷൻ, പൂർണ്ണ കാലിബ്രേഷൻ മോഡലുകളുടെ സവിശേഷതകൾ താരതമ്യം ചെയ്യുന്നു.
പട്ടിക 2. EMIF സിമുലേഷൻ മോഡലുകൾ: സ്കീപ്പ് കാലിബ്രേഷൻ വേഴ്സസ് ഫുൾ കാലിബ്രേഷൻ
| കാലിബ്രേഷൻ ഒഴിവാക്കുക | പൂർണ്ണ കാലിബ്രേഷൻ |
| ഉപയോക്തൃ യുക്തിയിൽ ശ്രദ്ധ കേന്ദ്രീകരിക്കുന്ന സിസ്റ്റം-ലെവൽ സിമുലേഷൻ. | കാലിബ്രേഷനിൽ ശ്രദ്ധ കേന്ദ്രീകരിക്കുന്ന മെമ്മറി ഇന്റർഫേസ് സിമുലേഷൻ. |
| കാലിബ്രേഷൻ വിശദാംശങ്ങൾ ക്യാപ്ചർ ചെയ്‌തിട്ടില്ല. | എല്ലാം പിടിച്ചെടുക്കുന്നുtagകാലിബ്രേഷൻ. |
| ഡാറ്റ സംഭരിക്കാനും വീണ്ടെടുക്കാനുമുള്ള കഴിവുണ്ട്. | ലെവലിംഗ്, ഓരോ ബിറ്റ് ഡെസ്‌ക്യൂ മുതലായവയും ഉൾപ്പെടുന്നു. |
| കൃത്യമായ കാര്യക്ഷമതയെ പ്രതിനിധീകരിക്കുന്നു. | |
| ബോർഡ് ചരിവ് പരിഗണിക്കുന്നില്ല. | |
RTL സിമുലേഷൻ വേഴ്സസ് ഹാർഡ്‌വെയർ ഇംപ്ലിമെന്റേഷൻ
EMIF സിമുലേഷനും ഹാർഡ്‌വെയർ നടപ്പിലാക്കലും തമ്മിലുള്ള പ്രധാന വ്യത്യാസങ്ങൾ ഈ പട്ടിക എടുത്തുകാണിക്കുന്നു.
പട്ടിക 3. EMIF RTL സിമുലേഷൻ വേഴ്സസ് ഹാർഡ്‌വെയർ ഇംപ്ലിമെന്റേഷൻ
| RTL സിമുലേഷൻ | ഹാർഡ്‌വെയർ നടപ്പിലാക്കൽ |
| Nios® ഇനീഷ്യലൈസേഷനും കാലിബ്രേഷൻ കോഡും സമാന്തരമായി നടപ്പിലാക്കുന്നു. | നിയോസ് ഇനീഷ്യലൈസേഷനും കാലിബ്രേഷൻ കോഡും തുടർച്ചയായി നടപ്പിലാക്കുന്നു. |
| ഇന്റർഫേസുകൾ സിമുലേഷനിൽ ഒരേസമയം cal_done സിഗ്നൽ ഉറപ്പിക്കുന്നു. | ഫിറ്റർ പ്രവർത്തനങ്ങൾ കാലിബ്രേഷന്റെ ക്രമം നിർണ്ണയിക്കുന്നു, കൂടാതെ ഇന്റർഫേസുകൾ ഒരേസമയം cal_done ഉറപ്പിക്കുന്നില്ല. |
നിങ്ങളുടെ ഡിസൈനിന്റെ ആപ്ലിക്കേഷനായി ട്രാഫിക് പാറ്റേണുകളെ അടിസ്ഥാനമാക്കി നിങ്ങൾ RTL സിമുലേഷനുകൾ പ്രവർത്തിപ്പിക്കണം. ആർടിഎൽ സിമുലേഷനും ഹാർഡ്‌വെയർ നടപ്പാക്കലും തമ്മിലുള്ള ലേറ്റൻസിയിൽ പൊരുത്തക്കേടുണ്ടാക്കുന്ന പിസിബി ട്രെയ്‌സ് കാലതാമസങ്ങളെ ആർടിഎൽ സിമുലേഷൻ മാതൃകയാക്കുന്നില്ല എന്നത് ശ്രദ്ധിക്കുക.
മോഡൽസിം ഉപയോഗിച്ച് എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസ് ഐപി അനുകരിക്കുന്നു
EMIF ഡിസൈൻ എങ്ങനെ അനുകരിക്കാമെന്ന് ഈ നടപടിക്രമം കാണിക്കുന്നുample.
- മെന്റർ ഗ്രാഫിക്സ്* മോഡൽസിം സോഫ്റ്റ്വെയർ സമാരംഭിച്ച് തിരഞ്ഞെടുക്കുക File ➤ ഡയറക്ടറി മാറ്റുക. ജനറേറ്റുചെയ്‌ത ഡിസൈനിലെ sim/ed_sim/mentor ഡയറക്‌ടറിയിലേക്ക് നാവിഗേറ്റ് ചെയ്യുകample ഫോൾഡർ.
- സ്‌ക്രീനിന്റെ താഴെയായി ട്രാൻസ്ക്രിപ്റ്റ് വിൻഡോ പ്രദർശിപ്പിച്ചിട്ടുണ്ടോയെന്ന് പരിശോധിക്കുക. ട്രാൻസ്ക്രിപ്റ്റ് വിൻഡോ ദൃശ്യമാകുന്നില്ലെങ്കിൽ, ക്ലിക്ക് ചെയ്ത് അത് പ്രദർശിപ്പിക്കുക View ➤ ട്രാൻസ്ക്രിപ്റ്റ്.
- ട്രാൻസ്ക്രിപ്റ്റ് വിൻഡോയിൽ, source msim_setup.tcl റൺ ചെയ്യുക.
- ഉറവിടം msim_setup.tcl പ്രവർത്തിക്കുന്നത് പൂർത്തിയാക്കിയ ശേഷം, ട്രാൻസ്ക്രിപ്റ്റ് വിൻഡോയിൽ ld_debug പ്രവർത്തിപ്പിക്കുക.
- ld_debug പ്രവർത്തിക്കുന്നത് പൂർത്തിയാക്കിയ ശേഷം, ഒബ്ജക്റ്റ് വിൻഡോ പ്രദർശിപ്പിച്ചിട്ടുണ്ടോയെന്ന് പരിശോധിക്കുക. ഒബ്ജക്റ്റ് വിൻഡോ ദൃശ്യമാകുന്നില്ലെങ്കിൽ, ക്ലിക്കുചെയ്‌ത് അത് പ്രദർശിപ്പിക്കുക View ➤ വസ്തുക്കൾ.
- ഒബ്ജക്റ്റ് വിൻഡോയിൽ, റൈറ്റ് ക്ലിക്ക് ചെയ്ത് ആഡ് വേവ് തിരഞ്ഞെടുത്ത് നിങ്ങൾ അനുകരിക്കാൻ ആഗ്രഹിക്കുന്ന സിഗ്നലുകൾ തിരഞ്ഞെടുക്കുക.
- സിമുലേഷനായി സിഗ്നലുകൾ തിരഞ്ഞെടുത്ത് പൂർത്തിയാക്കിയ ശേഷം, ട്രാൻസ്ക്രിപ്റ്റ് വിൻഡോയിൽ റൺ-എല്ലാം എക്സിക്യൂട്ട് ചെയ്യുക. സിമുലേഷൻ പൂർത്തിയാകുന്നതുവരെ പ്രവർത്തിക്കുന്നു.
- സിമുലേഷൻ ദൃശ്യമാകുന്നില്ലെങ്കിൽ, ക്ലിക്ക് ചെയ്യുക View ➤ വേവ്.
Intel Agilex EMIF IP-യുടെ പിൻ പ്ലേസ്മെന്റ്
ഈ വിഷയം പിൻ പ്ലെയ്‌സ്‌മെന്റിനുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ നൽകുന്നു.
കഴിഞ്ഞുview
Intel Agilex FPGA-കൾക്ക് ഇനിപ്പറയുന്ന ഘടനയുണ്ട്:
- ഓരോ ഉപകരണത്തിലും 8 I/O ബാങ്കുകൾ വരെ അടങ്ങിയിരിക്കുന്നു.
- ഓരോ I/O ബാങ്കിലും 2 സബ്-I/O ബാങ്കുകൾ അടങ്ങിയിരിക്കുന്നു.
- ഓരോ സബ്-ഐ/ഒ ബാങ്കിലും 4 പാതകൾ അടങ്ങിയിരിക്കുന്നു.
- ഓരോ പാതയിലും 12 പൊതു-ഉദ്ദേശ്യ I/O (GPIO) പിന്നുകൾ അടങ്ങിയിരിക്കുന്നു.
പൊതുവായ പിൻ മാർഗ്ഗനിർദ്ദേശങ്ങൾ
ഇനിപ്പറയുന്നവ പൊതുവായ പിൻ മാർഗ്ഗനിർദ്ദേശങ്ങളാണ്.
കുറിപ്പ്: കൂടുതൽ വിശദമായ പിൻ വിവരങ്ങൾക്ക്, External Memory Interfaces Intel Agilex FPGA IP ഉപയോക്തൃ ഗൈഡിലെ നിങ്ങളുടെ ബാഹ്യ മെമ്മറി പ്രോട്ടോക്കോളിനായുള്ള പ്രോട്ടോക്കോൾ-നിർദ്ദിഷ്ട അധ്യായത്തിലെ Intel Agilex FPGA EMIF IP പിൻ, റിസോഴ്സ് പ്ലാനിംഗ് വിഭാഗം എന്നിവ പരിശോധിക്കുക.
- തന്നിരിക്കുന്ന ബാഹ്യ മെമ്മറി ഇന്റർഫേസിനുള്ള പിന്നുകൾ ഒരേ I/O വരിയിൽ തന്നെയുണ്ടെന്ന് ഉറപ്പാക്കുക.
- ഒന്നിലധികം ബാങ്കുകളിൽ വ്യാപിച്ചുകിടക്കുന്ന ഇന്റർഫേസുകൾ ഇനിപ്പറയുന്ന ആവശ്യകതകൾ പാലിക്കണം:
- ബാങ്കുകൾ പരസ്പരം അടുത്തായിരിക്കണം. അടുത്തുള്ള ബാങ്കുകളെ കുറിച്ചുള്ള വിവരങ്ങൾക്ക്, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളിൽ ഇന്റൽ അജിലെക്സ് FPGA IP യൂസർ ഗൈഡിലെ EMIF ആർക്കിടെക്ചർ: I/O ബാങ്ക് വിഷയം കാണുക.
- എല്ലാ വിലാസവും കമാൻഡും അനുബന്ധ പിന്നുകളും ഒരൊറ്റ സബ്ബാങ്കിനുള്ളിൽ ഉണ്ടായിരിക്കണം.
- ഇനിപ്പറയുന്ന വ്യവസ്ഥകൾക്ക് കീഴിൽ വിലാസത്തിനും കമാൻഡിനും ഡാറ്റാ പിന്നുകൾക്കും ഒരു ഉപബാങ്ക് പങ്കിടാനാകും:
- വിലാസം, കമാൻഡ്, ഡാറ്റ പിന്നുകൾ എന്നിവയ്ക്ക് ഒരു I/O പാത പങ്കിടാൻ കഴിയില്ല.
- വിലാസത്തിലും കമാൻഡ് ബാങ്കിലും ഉപയോഗിക്കാത്ത ഒരു I/O ലെയ്നിൽ മാത്രമേ ഡാറ്റ പിൻസ് അടങ്ങിയിരിക്കാൻ കഴിയൂ.
പട്ടിക 4. പൊതുവായ പിൻ നിയന്ത്രണങ്ങൾ
| സിഗ്നൽ തരം | പരിമിതി |
| ഡാറ്റ സ്ട്രോബ് | ഒരു DQ ഗ്രൂപ്പിൽ പെട്ട എല്ലാ സിഗ്നലുകളും ഒരേ I/O ലെയ്നിൽ തന്നെ ആയിരിക്കണം. |
| ഡാറ്റ | ബന്ധപ്പെട്ട DQ പിന്നുകൾ ഒരേ I/O ലെയ്നിൽ ആയിരിക്കണം. ബൈഡയറക്ഷണൽ ഡാറ്റ ലൈനുകളെ പിന്തുണയ്ക്കാത്ത പ്രോട്ടോക്കോളുകൾക്കായി, റീഡ് സിഗ്നലുകൾ റൈറ്റ് സിഗ്നലുകളിൽ നിന്ന് പ്രത്യേകം ഗ്രൂപ്പുചെയ്യണം. |
| വിലാസവും ആജ്ഞയും | വിലാസവും കമാൻഡ് പിന്നുകളും ഒരു I/O സബ് ബാങ്കിനുള്ളിൽ മുൻകൂട്ടി നിശ്ചയിച്ചിട്ടുള്ള സ്ഥലങ്ങളിൽ വസിക്കണം. |
കുറിപ്പ്: കൂടുതൽ വിശദമായ പിൻ വിവരങ്ങൾക്ക്, External Memory Interfaces Intel Agilex FPGA IP ഉപയോക്തൃ ഗൈഡിലെ നിങ്ങളുടെ ബാഹ്യ മെമ്മറി പ്രോട്ടോക്കോളിനായുള്ള പ്രോട്ടോക്കോൾ-നിർദ്ദിഷ്ട അധ്യായത്തിലെ Intel Agilex FPGA EMIF IP പിൻ, റിസോഴ്സ് പ്ലാനിംഗ് വിഭാഗം എന്നിവ പരിശോധിക്കുക.
- തന്നിരിക്കുന്ന ബാഹ്യ മെമ്മറി ഇന്റർഫേസിനുള്ള പിന്നുകൾ ഒരേ I/O വരിയിൽ തന്നെയുണ്ടെന്ന് ഉറപ്പാക്കുക.
- ഒന്നിലധികം ബാങ്കുകളിൽ വ്യാപിച്ചുകിടക്കുന്ന ഇന്റർഫേസുകൾ ഇനിപ്പറയുന്ന ആവശ്യകതകൾ പാലിക്കണം:
- ബാങ്കുകൾ പരസ്പരം അടുത്തായിരിക്കണം. അടുത്തുള്ള ബാങ്കുകളെ കുറിച്ചുള്ള വിവരങ്ങൾക്ക്, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളിൽ ഇന്റൽ അജിലെക്സ് FPGA IP യൂസർ ഗൈഡിലെ EMIF ആർക്കിടെക്ചർ: I/O ബാങ്ക് വിഷയം കാണുക.
- എല്ലാ വിലാസവും കമാൻഡും അനുബന്ധ പിന്നുകളും ഒരൊറ്റ സബ്ബാങ്കിനുള്ളിൽ ഉണ്ടായിരിക്കണം.
- ഇനിപ്പറയുന്ന വ്യവസ്ഥകൾക്ക് കീഴിൽ വിലാസത്തിനും കമാൻഡിനും ഡാറ്റാ പിന്നുകൾക്കും ഒരു ഉപബാങ്ക് പങ്കിടാനാകും:
- വിലാസം, കമാൻഡ്, ഡാറ്റ പിന്നുകൾ എന്നിവയ്ക്ക് ഒരു I/O പാത പങ്കിടാൻ കഴിയില്ല.
- വിലാസത്തിലും കമാൻഡ് ബാങ്കിലും ഉപയോഗിക്കാത്ത ഒരു I/O ലെയ്നിൽ മാത്രമേ ഡാറ്റ പിൻസ് അടങ്ങിയിരിക്കാൻ കഴിയൂ.
ഒരു ഡിസൈൻ എക്സി ഉണ്ടാക്കുന്നുample TG കോൺഫിഗറേഷൻ ഓപ്ഷൻ ഉപയോഗിച്ച്
സൃഷ്ടിച്ച EMIF ഡിസൈൻ എക്സിample ഒരു ട്രാഫിക് ജനറേറ്റർ ബ്ലോക്ക് (TG) ഉൾപ്പെടുന്നു. സ്ഥിരസ്ഥിതിയായി, ഡിസൈൻ എക്സിample ഒരു ലളിതമായ TG ബ്ലോക്ക് (altera_tg_avl) ഉപയോഗിക്കുന്നു, അത് ഹാർഡ്-കോഡഡ് ട്രാഫിക് പാറ്റേൺ വീണ്ടും സമാരംഭിക്കുന്നതിന് മാത്രമേ പുനഃസജ്ജമാക്കാൻ കഴിയൂ. ആവശ്യമെങ്കിൽ, പകരം ക്രമീകരിക്കാവുന്ന ട്രാഫിക് ജനറേറ്റർ (TG2) പ്രവർത്തനക്ഷമമാക്കാൻ നിങ്ങൾക്ക് തിരഞ്ഞെടുക്കാം. ക്രമീകരിക്കാവുന്ന ട്രാഫിക് ജനറേറ്ററിൽ (TG2) (altera_tg_avl_2), നിങ്ങൾക്ക് കൺട്രോൾ രജിസ്റ്ററുകൾ വഴി തത്സമയം ട്രാഫിക് പാറ്റേൺ കോൺഫിഗർ ചെയ്യാൻ കഴിയും-അതായത് ട്രാഫിക് പാറ്റേൺ മാറ്റുന്നതിനോ വീണ്ടും സമാരംഭിക്കുന്നതിനോ നിങ്ങൾ ഡിസൈൻ വീണ്ടും കംപൈൽ ചെയ്യേണ്ടതില്ല. ഈ ട്രാഫിക് ജനറേറ്റർ EMIF കൺട്രോൾ ഇന്റർഫേസിൽ അയയ്‌ക്കുന്ന ട്രാഫിക്കിന്റെ തരത്തിൽ മികച്ച നിയന്ത്രണം നൽകുന്നു. കൂടാതെ, ഇത് വിശദമായ പരാജയ വിവരങ്ങൾ അടങ്ങിയ സ്റ്റാറ്റസ് രജിസ്റ്ററുകൾ നൽകുന്നു.
ഒരു ഡിസൈൻ എക്സിയിൽ ട്രാഫിക് ജനറേറ്റർ പ്രവർത്തനക്ഷമമാക്കുന്നുample
EMIF പാരാമീറ്റർ എഡിറ്ററിലെ ഡയഗ്നോസ്റ്റിക്സ് ടാബിൽ നിന്ന് നിങ്ങൾക്ക് ക്രമീകരിക്കാവുന്ന ട്രാഫിക് ജനറേറ്റർ പ്രവർത്തനക്ഷമമാക്കാം. ക്രമീകരിക്കാവുന്ന ട്രാഫിക് ജനറേറ്റർ പ്രവർത്തനക്ഷമമാക്കാൻ, ഡയഗ്നോസ്റ്റിക്സ് ടാബിൽ കോൺഫിഗർ ചെയ്യാവുന്ന Avalon ട്രാഫിക് ജനറേറ്റർ 2.0 ഉപയോഗിക്കുക എന്നത് ഓണാക്കുക.
ചിത്രം 6.
- ഡിഫോൾട്ട് ട്രാഫിക് പാറ്റേൺ s പ്രവർത്തനരഹിതമാക്കാൻ നിങ്ങൾക്ക് തിരഞ്ഞെടുക്കാംtagഇ അല്ലെങ്കിൽ ഉപയോക്താവ് ക്രമീകരിച്ച ട്രാഫിക് എസ്tage, എന്നാൽ നിങ്ങൾക്ക് കുറഞ്ഞത് ഒരു സെ എങ്കിലും ഉണ്ടായിരിക്കണംtagഇ പ്രവർത്തനക്ഷമമാക്കി. ഇവയെക്കുറിച്ചുള്ള വിവരങ്ങൾക്ക്tages, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളിൽ Intel Agilex FPGA IP ഉപയോക്തൃ ഗൈഡിലെ ഡിഫോൾട്ട് ട്രാഫിക് പാറ്റേണും ഉപയോക്താവ് ക്രമീകരിച്ച ട്രാഫിക് പാറ്റേണും കാണുക.
- TG2 ടെസ്റ്റ് ദൈർഘ്യ പാരാമീറ്റർ ഡിഫോൾട്ട് ട്രാഫിക് പാറ്റേണിന് മാത്രമേ ബാധകമാകൂ. നിങ്ങൾക്ക് ഹ്രസ്വമോ ഇടത്തരമോ അനന്തമോ ആയ ഒരു ടെസ്റ്റ് ദൈർഘ്യം തിരഞ്ഞെടുക്കാം.
- TG2 കോൺഫിഗറേഷൻ ഇന്റർഫേസ് മോഡ് പാരാമീറ്ററിനായി നിങ്ങൾക്ക് രണ്ട് മൂല്യങ്ങളിൽ ഒന്ന് തിരഞ്ഞെടുക്കാം:
- JTAG: സിസ്റ്റം കൺസോളിൽ ഒരു GUI ഉപയോഗിക്കാൻ അനുവദിക്കുന്നു. കൂടുതൽ വിവരങ്ങൾക്ക്, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളിലെ ട്രാഫിക് ജനറേറ്റർ കോൺഫിഗറേഷൻ ഇന്റർഫേസ് കാണുക Intel Agilex FPGA IP യൂസർ ഗൈഡ്.
- കയറ്റുമതി: ട്രാഫിക് പാറ്റേൺ നിയന്ത്രിക്കാൻ ഇഷ്‌ടാനുസൃത RTL ലോജിക് ഉപയോഗിക്കാൻ അനുവദിക്കുന്നു.
ഡിസൈൻ എക്സ് ഉപയോഗിക്കുന്നുampEMIF ഡീബഗ് ടൂൾകിറ്റിനൊപ്പം
EMIF ഡീബഗ് ടൂൾകിറ്റ് സമാരംഭിക്കുന്നതിന് മുമ്പ്, നിങ്ങളുടെ ഉപകരണം ഒരു പ്രോഗ്രാമിംഗ് ഉപയോഗിച്ച് കോൺഫിഗർ ചെയ്തിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുക file അതിന് EMIF ഡീബഗ് ടൂൾകിറ്റ് പ്രവർത്തനക്ഷമമാക്കിയിരിക്കുന്നു. EMIF ഡീബഗ് ടൂൾകിറ്റ് സമാരംഭിക്കുന്നതിന്, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- Intel Quartus Prime സോഫ്റ്റ്വെയറിൽ, Tools ➤ System Debugging Tools ➤ System Console തിരഞ്ഞെടുത്ത് സിസ്റ്റം കൺസോൾ തുറക്കുക.
- [ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്വെയറിൽ നിങ്ങളുടെ പ്രോജക്റ്റ് ഇതിനകം തുറന്നിട്ടുണ്ടെങ്കിൽ ഈ ഘട്ടം ഒഴിവാക്കുക.] സിസ്റ്റം കൺസോളിൽ, SRAM ഒബ്ജക്റ്റ് ലോഡ് ചെയ്യുക file (.sof) ഉപയോഗിച്ച് നിങ്ങൾ ബോർഡ് പ്രോഗ്രാം ചെയ്തു (ഇഎംഐഎഫ് ഡീബഗ് ടൂൾകിറ്റ് ഉപയോഗിക്കുന്നതിനുള്ള മുൻവ്യവസ്ഥകളിൽ, ബാഹ്യ മെമ്മറി ഇന്റർഫേസുകളിൽ Intel Agilex FPGA IP ഉപയോക്തൃ ഗൈഡിൽ വിവരിച്ചിരിക്കുന്നത് പോലെ).
- ഡീബഗ് ചെയ്യാനുള്ള സന്ദർഭങ്ങൾ തിരഞ്ഞെടുക്കുക.
- EMIF കാലിബ്രേഷൻ ഡീബഗ്ഗിംഗിനായി EMIF കാലിബ്രേഷൻ ഡീബഗ് ടൂൾകിറ്റ് തിരഞ്ഞെടുക്കുക, ഒരു ഡിസൈൻ എക്സ് ജനറേറ്റിംഗിൽ വിവരിച്ചിരിക്കുന്നത് പോലെampകാലിബ്രേഷൻ ഡീബഗ് ഓപ്ഷൻ ഉപയോഗിച്ച് le. പകരമായി, ഒരു ഡിസൈൻ എക്സ് ജനറേറ്റിംഗിൽ വിവരിച്ചിരിക്കുന്നതുപോലെ, ട്രാഫിക് ജനറേറ്റർ ഡീബഗ്ഗിംഗിനായി EMIF TG കോൺഫിഗറേഷൻ ടൂൾകിറ്റ് തിരഞ്ഞെടുക്കുകample TG കോൺഫിഗറേഷൻ ഓപ്ഷൻ ഉപയോഗിച്ച്.
- മെയിൻ തുറക്കാൻ ഓപ്പൺ ടൂൾകിറ്റ് ക്ലിക്ക് ചെയ്യുക view EMIF ഡീബഗ് ടൂൾകിറ്റിന്റെ.
- പ്രോഗ്രാം ചെയ്ത ഡിസൈനിൽ ഒന്നിലധികം ഇഎംഐഎഫ് സംഭവങ്ങൾ ഉണ്ടെങ്കിൽ, കോളം തിരഞ്ഞെടുക്കുക (ജെയിലേക്കുള്ള പാതTAG മാസ്റ്റർ) കൂടാതെ ടൂൾകിറ്റ് സജീവമാക്കുന്നതിനുള്ള EMIF ഉദാഹരണത്തിന്റെ മെമ്മറി ഇന്റർഫേസ് ഐഡിയും.
- ഇന്റർഫേസ് പാരാമീറ്ററുകളും കാലിബ്രേഷൻ നിലയും വായിക്കാൻ ടൂൾകിറ്റിനെ അനുവദിക്കുന്നതിന് ഇന്റർഫേസ് സജീവമാക്കുക ക്ലിക്കുചെയ്യുക.
- നിങ്ങൾ ഒരു സമയം ഒരു ഇന്റർഫേസ് ഡീബഗ് ചെയ്യണം; അതിനാൽ, ഡിസൈനിലെ മറ്റൊരു ഇന്റർഫേസുമായി ബന്ധിപ്പിക്കുന്നതിന്, നിങ്ങൾ ആദ്യം നിലവിലെ ഇന്റർഫേസ് നിർജ്ജീവമാക്കണം.
ഇനിപ്പറയുന്നവ മുൻampയഥാക്രമം EMIF കാലിബ്രേഷൻ ഡീബഗ് ടൂൾകിറ്റിൽ നിന്നും EMIF TG കോൺഫിഗറേഷൻ ടൂൾകിറ്റിൽ നിന്നുമുള്ള റിപ്പോർട്ടുകൾ:,.
കുറിപ്പ്: കാലിബ്രേഷൻ ഡീബഗ്ഗിംഗിനെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾക്ക്, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസ് ഇന്റൽ അജിലെക്സ് എഫ്പിജിഎ ഐപി ഉപയോക്തൃ ഗൈഡിൽ, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസ് ഡീബഗ് ടൂൾകിറ്റ് ഉപയോഗിച്ചുള്ള ഡീബഗ്ഗിംഗ് കാണുക.
കുറിപ്പ്: ട്രാഫിക് ജനറേറ്റർ ഡീബഗ്ഗിംഗിനെക്കുറിച്ചുള്ള വിശദാംശങ്ങൾക്ക്, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകളിൽ ഇന്റൽ അജിലെക്സ് എഫ്പിജിഎ ഐപി യൂസർ ഗൈഡിലെ ട്രാഫിക് ജനറേറ്റർ കോൺഫിഗറേഷൻ യൂസർ ഇന്റർഫേസ് കാണുക.
ഡിസൈൻ എക്സിample ബാഹ്യ മെമ്മറി ഇന്റർഫേസുകളുടെ വിവരണം Intel Agilex FPGA IP
നിങ്ങളുടെ ഇഎംഐഎഫ് ഐപി പാരാമീറ്റർ ചെയ്യുകയും ജനറേറ്റ് ചെയ്യുകയും ചെയ്യുമ്പോൾ, സിമുലേഷനും സിന്തസിസിനുമായി സിസ്റ്റം ഡയറക്ടറികൾ സൃഷ്ടിക്കുന്നുവെന്ന് നിങ്ങൾക്ക് വ്യക്തമാക്കാം. file സജ്ജീകരിക്കുകയും സൃഷ്ടിക്കുകയും ചെയ്യുന്നു file സ്വയമേവ സജ്ജീകരിക്കുന്നു. Ex-ന് കീഴിൽ നിങ്ങൾ സിമുലേഷൻ അല്ലെങ്കിൽ സിന്തസിസ് തിരഞ്ഞെടുക്കുകയാണെങ്കിൽampലെ ഡിസൈൻ Fileഎക്സിയിലെ എസ്ample ഡിസൈൻസ് ടാബ്, സിസ്റ്റം ഒരു പൂർണ്ണമായ സിമുലേഷൻ സൃഷ്ടിക്കുന്നു file സെറ്റ് അല്ലെങ്കിൽ പൂർണ്ണമായ സമന്വയം file നിങ്ങളുടെ തിരഞ്ഞെടുപ്പിന് അനുസൃതമായി സജ്ജമാക്കുക.
സിന്തസിസ് ഡിസൈൻ എക്സിample
സിന്തസിസ് ഡിസൈൻ എക്സിampതാഴെ ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്ന പ്രധാന ബ്ലോക്കുകൾ le ഉൾക്കൊള്ളുന്നു.
- ഒരു ട്രാഫിക് ജനറേറ്റർ, ഇത് ഒരു സിന്തസൈസ് ചെയ്യാവുന്ന Avalon®-MM example ഡ്രൈവർ ഒരു കപട-റാൻഡം പാറ്റേൺ വായിക്കുകയും എഴുതുകയും ചെയ്യുന്നു. ട്രാഫിക് ജനറേറ്റർ മെമ്മറിയിൽ നിന്ന് വായിക്കുന്ന ഡാറ്റയും അത് രേഖാമൂലമുള്ള ഡാറ്റയുമായി പൊരുത്തപ്പെടുന്നുണ്ടെന്ന് ഉറപ്പാക്കുകയും പരാജയം ഉറപ്പിക്കുകയും ചെയ്യുന്നു.
- മെമ്മറി ഇന്റർഫേസിന്റെ ഒരു ഉദാഹരണം, ഇതിൽ ഉൾപ്പെടുന്നു:
- Avalon-MM ഇന്റർഫേസിനും AFI ഇന്റർഫേസിനും ഇടയിൽ മോഡറേറ്റ് ചെയ്യുന്ന ഒരു മെമ്മറി കൺട്രോളർ.
- PHY, മെമ്മറി കൺട്രോളറും ബാഹ്യ മെമ്മറി ഉപകരണങ്ങളും തമ്മിലുള്ള ഒരു ഇന്റർഫേസായി വർത്തിക്കുകയും വായിക്കുകയും എഴുതുകയും ചെയ്യുന്ന പ്രവർത്തനങ്ങൾ നടത്തുന്നു.
ചിത്രം 7. സിന്തസിസ് ഡിസൈൻ എക്സ്ample
കുറിപ്പ്: ഒന്നോ അതിലധികമോ PLL പങ്കിടൽ മോഡ്, DLL പങ്കിടൽ മോഡ് അല്ലെങ്കിൽ OCT പങ്കിടൽ മോഡ് പാരാമീറ്ററുകൾ, പങ്കിടൽ പാടില്ല എന്ന അല്ലാതെ മറ്റേതെങ്കിലും മൂല്യത്തിലേക്ക് സജ്ജീകരിച്ചിട്ടുണ്ടെങ്കിൽ, സിന്തസിസ് ഡിസൈൻ മുൻample-ൽ രണ്ട് ട്രാഫിക് ജനറേറ്റർ/മെമ്മറി ഇന്റർഫേസ് ഇൻസ്‌റ്റൻസുകൾ അടങ്ങിയിരിക്കും. രണ്ട് ട്രാഫിക് ജനറേറ്റർ/മെമ്മറി ഇന്റർഫേസ് സംഭവങ്ങൾ പരാമീറ്റർ ക്രമീകരണങ്ങൾ നിർവചിച്ചിരിക്കുന്ന പ്രകാരം പങ്കിട്ട PLL/DLL/OCT കണക്ഷനുകൾ വഴി മാത്രമേ ബന്ധപ്പെട്ടിട്ടുള്ളൂ. ട്രാഫിക് ജനറേറ്റർ/മെമ്മറി ഇന്റർഫേസ് സംഭവങ്ങൾ നിങ്ങളുടെ സ്വന്തം ഡിസൈനുകളിൽ അത്തരം കണക്ഷനുകൾ എങ്ങനെ ഉണ്ടാക്കാം എന്ന് കാണിക്കുന്നു.
സിമുലേഷൻ ഡിസൈൻ എക്സിample
സിമുലേഷൻ ഡിസൈൻ ഉദാampഇനിപ്പറയുന്ന ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്ന പ്രധാന ബ്ലോക്കുകൾ le അടങ്ങിയിരിക്കുന്നു.
- സിന്തസിസ് ഡിസൈനിന്റെ ഒരു ഉദാഹരണംample. മുമ്പത്തെ വിഭാഗത്തിൽ വിവരിച്ചതുപോലെ, സിന്തസിസ് ഡിസൈൻ എക്സിample-യിൽ ഒരു ട്രാഫിക് ജനറേറ്റർ, കാലിബ്രേഷൻ ഘടകം, മെമ്മറി ഇന്റർഫേസിന്റെ ഒരു ഉദാഹരണം എന്നിവ അടങ്ങിയിരിക്കുന്നു. ഈ ബ്ലോക്കുകൾ ദ്രുത അനുകരണത്തിന് ഉചിതമാണെങ്കിൽ അമൂർത്തമായ സിമുലേഷൻ മോഡലുകളിലേക്ക് ഡിഫോൾട്ട് ചെയ്യുന്നു.
- മെമ്മറി പ്രോട്ടോക്കോൾ സ്പെസിഫിക്കേഷനുകൾ പാലിക്കുന്ന ഒരു ജനറിക് മോഡലായി പ്രവർത്തിക്കുന്ന ഒരു മെമ്മറി മോഡൽ. പലപ്പോഴും, മെമ്മറി വെണ്ടർമാർ അവരുടെ പ്രത്യേക മെമ്മറി ഘടകങ്ങൾക്കായി സിമുലേഷൻ മോഡലുകൾ നൽകുന്നു, അവയിൽ നിന്ന് നിങ്ങൾക്ക് ഡൗൺലോഡ് ചെയ്യാം webസൈറ്റുകൾ.
- ഒരു മൊത്തത്തിലുള്ള പാസ് അല്ലെങ്കിൽ പരാജയ അവസ്ഥയെ സൂചിപ്പിക്കാൻ, ബാഹ്യ മെമ്മറി ഇന്റർഫേസ് ഐപിയിൽ നിന്നും ട്രാഫിക് ജനറേറ്ററിൽ നിന്നും സ്റ്റാറ്റസ് സിഗ്നലുകൾ നിരീക്ഷിക്കുന്ന ഒരു സ്റ്റാറ്റസ് ചെക്കർ.
ചിത്രം 10. സിമുലേഷൻ ഡിസൈൻ എക്സ്ample
Exampഡിസൈൻ ഇന്റർഫേസ് ടാബ്
പാരാമീറ്റർ എഡിറ്ററിൽ ഒരു എക്സ് ഉൾപ്പെടുന്നുampനിങ്ങളുടെ ഡിസൈൻ മുൻ പാരാമീറ്ററൈസ് ചെയ്യാനും ജനറേറ്റുചെയ്യാനും നിങ്ങളെ അനുവദിക്കുന്ന le ഡിസൈൻസ് ടാബ്ampലെസ്.
ബാഹ്യ മെമ്മറി ഇന്റർഫേസുകൾ Intel Agilex FPGA IP ഡിസൈൻ എക്സ്ample യൂസർ ഗൈഡ് ആർക്കൈവ്സ്
IP പതിപ്പുകൾ v19.1 വരെയുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്റ്റ്വെയർ പതിപ്പുകൾക്ക് സമാനമാണ്. Intel Quartus Prime Design Suite സോഫ്റ്റ്വെയർ പതിപ്പ് 19.2 അല്ലെങ്കിൽ അതിനു ശേഷമുള്ളതിൽ നിന്ന്, IP-കൾക്ക് ഒരു പുതിയ IP പതിപ്പിംഗ് സ്കീം ഉണ്ട്. ഒരു IP കോർ പതിപ്പ് ലിസ്റ്റുചെയ്തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP കോർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.
എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾക്കായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി Intel Agilex FPGA IP Design Exampലെ ഉപയോക്തൃ ഗൈഡ്
| പ്രമാണ പതിപ്പ് | ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് | IP പതിപ്പ് | മാറ്റങ്ങൾ |
| 2021.06.21 | 21.2 | 2.4.2 | ൽ ഡിസൈൻ എക്സിample ദ്രുത ആരംഭം അധ്യായം:
• എന്നതിലേക്ക് ഒരു കുറിപ്പ് ചേർത്തു Intel Agilex EMIF ഡിസൈൻ കംപൈൽ ചെയ്യലും പ്രോഗ്രാമിംഗും Example വിഷയം. • എന്നതിന്റെ തലക്കെട്ട് പരിഷ്കരിച്ചു ഒരു ഡിസൈൻ എക്സി ഉണ്ടാക്കുന്നുampകാലിബ്രേഷൻ ഡീബഗ് ഓപ്ഷൻ ഉപയോഗിച്ച് le വിഷയം. • ചേർത്തു ഒരു ഡിസൈൻ എക്സി ഉണ്ടാക്കുന്നുample TG കോൺഫിഗറേഷൻ ഓപ്ഷൻ ഉപയോഗിച്ച് ഒപ്പം ഒരു ഡിസൈൻ എക്സിയിൽ ട്രാഫിക് ജനറേറ്റർ പ്രവർത്തനക്ഷമമാക്കുന്നുample വിഷയങ്ങൾ. • 2, 3, 4 ഘട്ടങ്ങൾ പരിഷ്ക്കരിച്ചു, നിരവധി കണക്കുകൾ അപ്‌ഡേറ്റുചെയ്‌തു, ഒരു കുറിപ്പ് ചേർത്തു ഡിസൈൻ എക്സ് ഉപയോഗിക്കുന്നുampEMIF ഡീബഗ് ടൂൾകിറ്റിനൊപ്പം വിഷയം. |
| 2021.03.29 | 21.1 | 2.4.0 | ൽ ഡിസൈൻ എക്സിample ദ്രുത ആരംഭം അധ്യായം:
• എന്നതിലേക്ക് ഒരു കുറിപ്പ് ചേർത്തു സിന്തസൈസ് ചെയ്യാവുന്ന EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Example ഒപ്പം EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le വിഷയങ്ങൾ. • അപ്ഡേറ്റ് ചെയ്തു File ലെ ഘടന ഡയഗ്രം EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le വിഷയം. |
| 2020.12.14 | 20.4 | 2.3.0 | ൽ ഡിസൈൻ എക്സിample ദ്രുത ആരംഭം അധ്യായം, ഇനിപ്പറയുന്ന മാറ്റങ്ങൾ വരുത്തി:
• അപ്ഡേറ്റ് ചെയ്തു സിന്തസൈസ് ചെയ്യാവുന്ന EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Example മൾട്ടി-EMIF ഡിസൈനുകൾ ഉൾപ്പെടുത്താനുള്ള വിഷയം. • ഘട്ടം 3-ന്റെ ചിത്രം അപ്‌ഡേറ്റുചെയ്‌തു EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le വിഷയം. |
| 2020.10.05 | 20.3 | 2.3.0 | ൽ ഡിസൈൻ എക്സിample ദ്രുത ആരംഭ ഗൈഡ് അധ്യായം, ഇനിപ്പറയുന്ന മാറ്റങ്ങൾ വരുത്തി:
• ഇൻ ഒരു EMIF പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നു, ഘട്ടം 6-ൽ ചിത്രം അപ്ഡേറ്റ് ചെയ്തു. • ഇൻ സിന്തസൈസ് ചെയ്യാവുന്ന EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Example, ഘട്ടം 3-ൽ ചിത്രം അപ്ഡേറ്റ് ചെയ്തു. • ഇൻ EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le, ഘട്ടം 3-ൽ ചിത്രം അപ്ഡേറ്റ് ചെയ്തു. • ഇൻ സിമുലേഷൻ വേഴ്സസ് ഹാർഡ്‌വെയർ ഇംപ്ലിമെന്റേഷൻ, രണ്ടാമത്തെ പട്ടികയിലെ ചെറിയ അക്ഷരത്തെറ്റ് തിരുത്തി. • ഇൻ ഡിസൈൻ എക്സ് ഉപയോഗിക്കുന്നുampEMIF ഡീബഗ് ടൂൾകിറ്റിനൊപ്പം, പരിഷ്കരിച്ച ഘട്ടം 6, ഘട്ടങ്ങൾ 7, 8 എന്നിവ ചേർത്തു. |
| തുടർന്നു… | |||
| പ്രമാണ പതിപ്പ് | ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് | IP പതിപ്പ് | മാറ്റങ്ങൾ |
| 2020.04.13 | 20.1 | 2.1.0 | • ൽ കുറിച്ച് അധ്യായം, എന്നതിലെ പട്ടിക പരിഷ്കരിച്ചു
റിലീസ് വിവരങ്ങൾ വിഷയം. • ൽ ഡിസൈൻ എക്സിample ദ്രുത ആരംഭ ഗൈഡ് അധ്യായം: — പരിഷ്കരിച്ച ഘട്ടം 7 ഉം അനുബന്ധ ചിത്രവും സിന്തസൈസ് ചെയ്യാവുന്ന EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Example വിഷയം. - പരിഷ്കരിച്ചു ഡിസൈൻ എക്സി ജനറേറ്റുചെയ്യുന്നുampഡീബഗ് ഓപ്ഷൻ ഉപയോഗിച്ച് le വിഷയം. - പരിഷ്കരിച്ചു ഡിസൈൻ എക്സ് ഉപയോഗിക്കുന്നുampEMIF ഡീബഗ് ടൂൾകിറ്റിനൊപ്പം വിഷയം. |
| 2019.12.16 | 19.4 | 2.0.0 | • ൽ ഡിസൈൻ എക്സിample ദ്രുത ആരംഭം അധ്യായം:
— ഘട്ടം 6-ലെ ചിത്രീകരണം അപ്ഡേറ്റ് ചെയ്തു ഒരു EMIF പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നു വിഷയം. — ഘട്ടം 4-ലെ ചിത്രീകരണം അപ്ഡേറ്റ് ചെയ്തു സിന്തസൈസ് ചെയ്യാവുന്ന EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Example വിഷയം. — ഘട്ടം 4-ലെ ചിത്രീകരണം അപ്ഡേറ്റ് ചെയ്തു EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le വിഷയം. - ലെ 5-ാം ഘട്ടം പരിഷ്കരിച്ചു EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le വിഷയം. - പരിഷ്കരിച്ചു പൊതുവായ പിൻ മാർഗ്ഗനിർദ്ദേശങ്ങൾ ഒപ്പം അടുത്തുള്ള ബാങ്കുകൾ വിഭാഗങ്ങൾ Intel Agilex EMIF IP-യുടെ പിൻ പ്ലേസ്മെന്റ് വിഷയം. |
| 2019.10.18 | 19.3 | • ൽ ഒരു EMIF പ്രോജക്റ്റ് സൃഷ്ടിക്കുന്നു വിഷയം, പോയിന്റ് 6 ഉപയോഗിച്ച് ചിത്രം അപ്ഡേറ്റ് ചെയ്തു.
• ൽ EMIF IP സൃഷ്ടിക്കുകയും ക്രമീകരിക്കുകയും ചെയ്യുന്നു വിഷയം, ഘട്ടം 1 ഉപയോഗിച്ച് ചിത്രം അപ്ഡേറ്റ് ചെയ്തു. • ലെ പട്ടികയിൽ Intel Agilex EMIF പാരാമീറ്റർ എഡിറ്റർ മാർഗ്ഗനിർദ്ദേശങ്ങൾ വിഷയം, എന്നതിനായുള്ള വിവരണം മാറ്റി ബോർഡ് ടാബ്. • ൽ സിന്തസൈസ് ചെയ്യാവുന്ന EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Example ഒപ്പം EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le വിഷയങ്ങൾ, ഓരോ വിഷയത്തിന്റെയും ഘട്ടം 3-ൽ ചിത്രം അപ്ഡേറ്റ് ചെയ്തു. • ൽ EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Exampസിമുലേഷനായി le വിഷയം, പുതുക്കിയത് ജനറേറ്റഡ് സിമുലേഷൻ ഡിസൈൻ എക്സിample File ഘടന ചിത്രം, ചിത്രത്തിന് താഴെയുള്ള കുറിപ്പ് പരിഷ്ക്കരിച്ചു. • ൽ സിന്തസൈസ് ചെയ്യാവുന്ന EMIF ഡിസൈൻ സൃഷ്ടിക്കുന്നു Example വിഷയം, ഒന്നിലധികം ഇന്റർഫേസുകൾക്കായി ഒരു ഘട്ടവും ഒരു ചിത്രവും ചേർത്തു. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • ചേർത്തു ബാഹ്യ മെമ്മറി ഇന്റർഫേസുകളെക്കുറിച്ച് Intel Agilex FPGA IP അധ്യായവും റിലീസ് വിവരങ്ങളും.
• അപ്ഡേറ്റ് ചെയ്ത തീയതികളും പതിപ്പ് നമ്പറുകളും. • ലേക്കുള്ള ചെറിയ മെച്ചപ്പെടുത്തൽ സിന്തസിസ് ഡിസൈൻ എക്സിample ചിത്രം സിന്തസിസ് ഡിസൈൻ എക്സിample വിഷയം. |
| 2019.04.02 | 19.1 | • പ്രാരംഭ റിലീസ്. |
എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾക്കായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി Intel Agilex FPGA IP Design Exampലെ ഉപയോക്തൃ ഗൈഡ്
പ്രമാണങ്ങൾ / വിഭവങ്ങൾ
 |
intel UG-20219 ബാഹ്യ മെമ്മറി ഇന്റർഫേസുകൾ Intel Agilex FPGA IP ഡിസൈൻ എക്സ്ample [pdf] ഉപയോക്തൃ ഗൈഡ് UG-20219 എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾ Intel Agilex FPGA IP ഡിസൈൻ എക്സ്ample, UG-20219, എക്സ്റ്റേണൽ മെമ്മറി ഇന്റർഫേസുകൾ Intel Agilex FPGA IP ഡിസൈൻ എക്സ്ample, ഇന്റർഫേസുകൾ Intel Agilex FPGA IP ഡിസൈൻ എക്സ്ample, Agilex FPGA IP ഡിസൈൻ എക്സിample |
