UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example

ກ່ຽວ​ກັບ External Memory Interfaces Intel® Agilexâ„¢ FPGA IP

ປ່ອຍຂໍ້ມູນ

ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel® Quartus® Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IP cores ມີລະບົບການອັບເດດ IP ໃໝ່. ໝາຍເລກ IP versioning scheme (XYZ) ປ່ຽນຈາກເວີຊັ່ນຊອບແວໜຶ່ງໄປຫາອີກລຸ້ນໜຶ່ງ. ການປ່ຽນແປງໃນ:

• X ຊີ້ໃຫ້ເຫັນເຖິງການປັບປຸງທີ່ສໍາຄັນຂອງ IP. ຖ້າທ່ານອັບເດດຊອບແວ Intel Quartus Prime ຂອງທ່ານ, ທ່ານຕ້ອງສ້າງ IP ຄືນໃໝ່.
• Y ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີຄຸນສົມບັດໃຫມ່. ສ້າງ IP ຂອງທ່ານຄືນໃໝ່ເພື່ອປະກອບຄຸນສົມບັດໃໝ່ເຫຼົ່ານີ້.
• Z ຊີ້ໃຫ້ເຫັນ IP ປະກອບມີການປ່ຽນແປງເລັກນ້ອຍ. ສ້າງ IP ຂອງທ່ານເພື່ອລວມເອົາການປ່ຽນແປງເຫຼົ່ານີ້.
  

  ລາຍການ	ລາຍລະອຽດ
  ລຸ້ນ IP	2.4.2
  Intel Quartus Prime	21.2
  ວັນທີປ່ອຍ	2021.06.21

ການອອກແບບ Exampຄູ່ມືການເລີ່ມຕົ້ນດ່ວນສໍາລັບການໂຕ້ຕອບຄວາມຈໍາພາຍນອກ Intel Agilex™ FPGA IP

ການອອກແບບອັດຕະໂນມັດ example flow ສາມາດໃຊ້ໄດ້ສໍາລັບ Intel Agilex™ ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາພາຍນອກ. ການສ້າງ Example ປຸ່ມ Designs ໃນ Example ແຖບການອອກແບບອະນຸຍາດໃຫ້ທ່ານສາມາດກໍານົດແລະສ້າງການສັງເຄາະແລະການຈໍາລອງການອອກແບບ example file ກໍານົດທີ່ທ່ານສາມາດນໍາໃຊ້ເພື່ອກວດສອບ IP EMIF ຂອງທ່ານ. ທ່ານສາມາດສ້າງການອອກແບບ example ທີ່ກົງກັບຊຸດການພັດທະນາ Intel FPGA, ຫຼືສໍາລັບ IP EMIF ໃດໆທີ່ທ່ານສ້າງ. ທ່ານສາມາດນໍາໃຊ້ການອອກແບບ example ເພື່ອຊ່ວຍການປະເມີນຜົນຂອງທ່ານ, ຫຼືເປັນຈຸດເລີ່ມຕົ້ນສໍາລັບລະບົບຂອງທ່ານເອງ.

ການອອກແບບທົ່ວໄປ Example Workflows

ການສ້າງໂຄງການ EMIF

ສໍາລັບລາວ Intel Quartus Prime ເວີຊັ່ນ 17.1 ແລະຕໍ່ມາ, ທ່ານຕ້ອງສ້າງໂຄງການ Intel Quartus Prime ກ່ອນທີ່ຈະສ້າງ EMIF IP ແລະອອກແບບ ex.ampເລ.

1. ເປີດໃຊ້ຊອບແວ Intel Quartus Prime ແລະເລືອກ File ➤ ຕົວຊ່ວຍສ້າງໂຄງການໃໝ່. ກົດຕໍ່ໄປ. ການອອກແບບ Exampຄູ່ມືການເລີ່ມຕົ້ນດ່ວນສໍາລັບການໂຕ້ຕອບຄວາມຈໍາພາຍນອກ Intel Agilex™ FPGA IP
2. ລະບຸໄດເລກະທໍລີ ( ), ຊື່ສໍາລັບໂຄງການ Intel Quartus Prime ( ), ແລະຊື່ໜ່ວຍງານອອກແບບລະດັບສູງສຸດ ( ) ທີ່​ທ່ານ​ຕ້ອງ​ການ​ທີ່​ຈະ​ສ້າງ​. ກົດຕໍ່ໄປ.
3. ກວດສອບວ່າໂຄງການຫວ່າງເປົ່າຖືກເລືອກ. ກົດຕໍ່ໄປສອງເທື່ອ.
4. ພາຍໃຕ້ Family, ເລືອກ Intel Agilex.
5. ພາຍໃຕ້ການກັ່ນຕອງຊື່, ພິມຕົວເລກສ່ວນອຸປະກອນ.
6. ພາຍໃຕ້ອຸປະກອນທີ່ມີຢູ່, ເລືອກອຸປະກອນທີ່ເຫມາະສົມ.
7. ກົດ Finish.

ກຳລັງສ້າງ ແລະກຳນົດຄ່າ EMIF IP

ຂັ້ນຕອນຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນວິທີການສ້າງ ແລະຕັ້ງຄ່າ EMIF IP. ຂັ້ນຕອນນີ້ສ້າງການໂຕ້ຕອບ DDR4, ແຕ່ຂັ້ນຕອນແມ່ນຄ້າຍຄືກັນກັບໂປໂຕຄອນອື່ນໆ. (ຂັ້ນຕອນເຫຼົ່ານີ້ປະຕິບັດຕາມກະແສ IP Catalog (ແບບສະແຕນດຽວ); ຖ້າທ່ານເລືອກທີ່ຈະໃຊ້ Platform Designer (ລະບົບ) flow ແທນ, ຂັ້ນຕອນແມ່ນຄ້າຍຄືກັນ).

1. ໃນໜ້າຕ່າງ IP Catalog, ເລືອກ External Memory Interfaces Intel Agilex FPGA IP. (ຖ້າໜ້າຕ່າງ IP Catalog ບໍ່ເຫັນ, ເລືອກ View ➤ IP Catalog.)
2. ໃນຕົວແກ້ໄຂພາລາມິເຕີ IP, ໃຫ້ຊື່ນິຕິບຸກຄົນສໍາລັບ EMIF IP (ຊື່ທີ່ທ່ານໃຫ້ຢູ່ທີ່ນີ້ກາຍເປັນຊື່. file ຊື່ສໍາລັບ IP) ແລະລະບຸໄດເລກະທໍລີ. ກົດ ສ້າງ.
3. ຕົວແກ້ໄຂພາລາມິເຕີມີຫຼາຍແຖບທີ່ທ່ານຕ້ອງຕັ້ງຄ່າພາລາມິເຕີເພື່ອສະທ້ອນເຖິງການປະຕິບັດ EMIF ຂອງທ່ານ.

Intel Agilex EMIF Parameter Editor Guidelines
ຫົວຂໍ້ນີ້ໃຫ້ຄໍາແນະນໍາລະດັບສູງສໍາລັບການກໍານົດແຖບໃນຕົວແກ້ໄຂພາລາມິເຕີ IP Intel Agilex EMIF.

ຕາຕະລາງ 1. EMIF Parameter Editor Guidelines

ແຖບຕົວແກ້ໄຂພາລາມິເຕີ	ຂໍ້ແນະນຳ
ທົ່ວໄປ	ໃຫ້ແນ່ໃຈວ່າຕົວກໍານົດການຕໍ່ໄປນີ້ຖືກໃສ່ຢ່າງຖືກຕ້ອງ: • ລະດັບຄວາມໄວຂອງອຸປະກອນ. • ຄວາມຖີ່ໂມງໜ່ວຍຄວາມຈຳ. • ຄວາມຖີ່ໂມງອ້າງອີງ PLL.
ຄວາມຊົງຈໍາ	• ອ້າງອີງໃສ່ແຜ່ນຂໍ້ມູນສຳລັບອຸປະກອນຄວາມຈຳຂອງເຈົ້າເພື່ອໃສ່ພາລາມິເຕີໃສ່ ຄວາມຊົງຈໍາ ແຖບ. • ທ່ານຄວນໃສ່ສະຖານທີ່ສະເພາະສໍາລັບ ALERT# pin. (ນຳໃຊ້ກັບໂປຣໂຕຄໍຄວາມຈຳ DDR4 ເທົ່ານັ້ນ.)
Mem I/O	• ສໍາລັບການສືບສວນໂຄງການເບື້ອງຕົ້ນ, ທ່ານອາດຈະໃຊ້ການຕັ້ງຄ່າເລີ່ມຕົ້ນໃນ Mem I/O ແຖບ. • ສໍາລັບການກວດສອບການອອກແບບຂັ້ນສູງ, ທ່ານຄວນປະຕິບັດການຈໍາລອງກະດານເພື່ອໃຫ້ໄດ້ການຕັ້ງຄ່າການຢຸດເຊົາທີ່ດີທີ່ສຸດ.
FPGA I/O	• ສໍາລັບການສືບສວນໂຄງການເບື້ອງຕົ້ນ, ທ່ານອາດຈະໃຊ້ການຕັ້ງຄ່າເລີ່ມຕົ້ນໃນ FPGA I/O ແຖບ. • ສໍາລັບການກວດສອບການອອກແບບຂັ້ນສູງ, ທ່ານຄວນປະຕິບັດການຈໍາລອງກະດານກັບຕົວແບບ IBIS ທີ່ກ່ຽວຂ້ອງເພື່ອເລືອກມາດຕະຖານ I/O ທີ່ເຫມາະສົມ.
Mem Timing	• ສໍາລັບການສືບສວນໂຄງການເບື້ອງຕົ້ນ, ທ່ານອາດຈະໃຊ້ການຕັ້ງຄ່າເລີ່ມຕົ້ນໃນ Mem Timing ແຖບ. • ສໍາລັບການກວດສອບການອອກແບບຂັ້ນສູງ, ທ່ານຄວນໃສ່ພາລາມິເຕີຕາມແຜ່ນຂໍ້ມູນຂອງອຸປະກອນຄວາມຈໍາຂອງທ່ານ.
ຜູ້ຄວບຄຸມ	ກໍານົດຕົວກໍານົດການຄວບຄຸມຕາມການຕັ້ງຄ່າທີ່ຕ້ອງການແລະພຶດຕິກໍາສໍາລັບຕົວຄວບຄຸມຄວາມຈໍາຂອງທ່ານ.
ການວິນິດໄສ	ທ່ານສາມາດນໍາໃຊ້ຕົວກໍານົດການກ່ຽວກັບ ການວິນິດໄສ ແຖບເພື່ອຊ່ວຍເຫຼືອໃນການທົດສອບແລະ debugging ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາຂອງທ່ານ.
Example ການອອກແບບ	ໄດ້ Example ການອອກແບບ ແຖບຊ່ວຍໃຫ້ທ່ານສ້າງການອອກແບບ examples ສໍາລັບການສັງເຄາະແລະສໍາລັບການຈໍາລອງ. ການອອກແບບທີ່ສ້າງຂຶ້ນ example ແມ່ນລະບົບ EMIF ທີ່ສົມບູນປະກອບດ້ວຍ EMIF IP ແລະໄດເວີທີ່ສ້າງການຈະລາຈອນແບບສຸ່ມເພື່ອກວດສອບສ່ວນຕິດຕໍ່ຂອງຫນ່ວຍຄວາມຈໍາ.

ສໍາລັບຂໍ້ມູນລາຍລະອຽດກ່ຽວກັບພາລາມິເຕີສ່ວນບຸກຄົນ, ເບິ່ງບົດທີ່ເຫມາະສົມສໍາລັບໂປໂຕຄອນຫນ່ວຍຄວາມຈໍາຂອງທ່ານໃນ External Memory Interfaces Intel Agilex FPGA IP User Guide.

ການສ້າງ EMIF Design Example

ສໍາລັບຊຸດພັດທະນາ Intel Agilex, ມັນພຽງພໍທີ່ຈະປ່ອຍໃຫ້ການຕັ້ງຄ່າ IP ຂອງ Intel Agilex EMIF ສ່ວນໃຫຍ່ຢູ່ໃນຄ່າເລີ່ມຕົ້ນຂອງພວກເຂົາ. ເພື່ອສ້າງການອອກແບບທີ່ສາມາດສັງເຄາະໄດ້ exampຕໍ່ໄປ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ໃນ Example ແຖບການອອກແບບ, ໃຫ້ແນ່ໃຈວ່າກ່ອງສັງເຄາະຖືກເລືອກ.
   • ຖ້າທ່ານກໍາລັງປະຕິບັດການໂຕ້ຕອບດຽວ example ອອກແບບ, configure EMIF IP ແລະຄລິກ File➤ ບັນທຶກເພື່ອບັນທຶກການຕັ້ງຄ່າປະຈຸບັນເຂົ້າໃນການປ່ຽນແປງ IP ຂອງຜູ້ໃຊ້ file ( .ip).
     • ຖ້າທ່ານກໍາລັງປະຕິບັດ example ການອອກແບບທີ່ມີການໂຕ້ຕອບຫຼາຍ, ລະບຸຈໍານວນຂອງ IPs ຈໍານວນທີ່ຕ້ອງການຂອງການໂຕ້ຕອບ. ທ່ານສາມາດເບິ່ງຈໍານວນ ID EMIF ທັງຫມົດຄືກັນກັບຈໍານວນ IP ທີ່ເລືອກ. ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອຕັ້ງຄ່າແຕ່ລະສ່ວນຕິດຕໍ່:
   •  ເລືອກ Cal-IP ເພື່ອລະບຸການເຊື່ອມຕໍ່ຂອງສ່ວນຕິດຕໍ່ກັບ IP Calibration.
   • ຕັ້ງຄ່າ EMIF IP ຕາມຄວາມເຫມາະສົມໃນແຖບຕົວແກ້ໄຂພາລາມິເຕີທັງໝົດ.
   • ກັບຄືນຫາ Example ອອກແບບແຖບແລະຄລິກ Capture ໃນ EMIF ID ທີ່ຕ້ອງການ.
   • ເຮັດຊ້ຳຂັ້ນຕອນ a ຫາ c ສໍາລັບ EMIF ID ທັງໝົດ.
   • ທ່ານອາດຈະຄລິກໃສ່ປຸ່ມ Clear ເພື່ອເອົາພາລາມິເຕີທີ່ຈັບໄດ້ ແລະເຮັດຊ້ຳຂັ້ນຕອນ a ຫາ c ເພື່ອປ່ຽນແປງ EMIF IP.
   • ກົດ File➤ ບັນທຶກເພື່ອບັນທຶກການຕັ້ງຄ່າປະຈຸບັນເຂົ້າໃນການປ່ຽນແປງ IP ຂອງຜູ້ໃຊ້ file ( .ip).
2. ກົດ Generate Example ອອກ​ແບບ​ໃນ​ແຈ​ເທິງ​ຂວາ​ຂອງ​ປ່ອງ​ຢ້ຽມ​.
3. ລະບຸໄດເລກະທໍລີສໍາລັບການອອກແບບ EMIF example ແລະກົດ OK. ການຜະລິດທີ່ປະສົບຜົນສໍາເລັດຂອງການອອກແບບ EMIF example ສ້າງດັ່ງຕໍ່ໄປນີ້ fileຕັ້ງຢູ່ພາຍໃຕ້ໄດເລກະທໍລີ qii.
4. ກົດ File ➤ ອອກເພື່ອອອກຈາກປ່ອງຢ້ຽມ IP Parameter Editor Pro. ລະບົບເຕືອນ, ການປ່ຽນແປງທີ່ຜ່ານມາບໍ່ໄດ້ຖືກສ້າງຂຶ້ນ. ສ້າງດຽວນີ້ບໍ? ກົດ No ເພື່ອສືບຕໍ່ການໄຫຼຕໍ່ໄປ.
5. ເພື່ອເປີດ exampການອອກແບບ, ກົດ File ➤ ເປີດໂຄງການ, ແລະທ່ອງໄປຫາ /ample_name>/qii/ed_synth.qpf ແລະຄລິກເປີດ.
   ໝາຍເຫດ: ສໍາລັບຂໍ້ມູນກ່ຽວກັບການລວບລວມແລະການຂຽນໂປລແກລມການອອກແບບ example, ອ້າງເຖິງ
   ການລວບລວມແລະການຂຽນໂປລແກລມ Intel Agilex EMIF Design Exampເລ.

ຮູບທີ 4. Generated Synthesizable Design Example File ໂຄງສ້າງ

ສໍາລັບຂໍ້ມູນກ່ຽວກັບການກໍ່ສ້າງລະບົບທີ່ມີສອງຕົວເຊື່ອມຕໍ່ຫນ່ວຍຄວາມຈໍາພາຍນອກຫຼືຫຼາຍກວ່ານັ້ນ, ອ້າງອີງເຖິງການສ້າງການອອກແບບ Example ທີ່ມີການໂຕ້ຕອບ EMIF ຫຼາຍ, ໃນຄູ່ມືຜູ້ໃຊ້ IP ຂອງ Intel Agilex FPGA. ສໍາລັບຂໍ້ມູນກ່ຽວກັບການດີບັ໊ກອິນເຕີເຟດຫຼາຍອັນ, ອ້າງອີງເຖິງການເປີດໃຊ້ງານ EMIF Toolkit ໃນການອອກແບບທີ່ມີຢູ່ແລ້ວ, ໃນຄູ່ມືຜູ້ໃຊ້ IP ຂອງ Intel Agilex FPGA ພາຍນອກ.

ໝາຍເຫດ: ຖ້າທ່ານບໍ່ເລືອກກ່ອງໝາຍການຈຳລອງ ຫຼື ການສັງເຄາະ, ໄດເລກະທໍລີປາຍທາງມີພຽງແຕ່ການອອກແບບ Platform Designer ເທົ່ານັ້ນ files, ເຊິ່ງບໍ່ສາມາດລວບລວມໄດ້ໂດຍຊອບແວ Intel Quartus Prime ໂດຍກົງ, ແຕ່ວ່າທ່ານສາມາດເຮັດໄດ້ view ຫຼືແກ້ໄຂໃນ Platform Designer. ໃນສະຖານະການນີ້ທ່ານສາມາດດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້ເພື່ອສ້າງການສັງເຄາະແລະການຈໍາລອງ file ຊຸດ.

• ເພື່ອສ້າງໂຄງການທີ່ສາມາດລວບລວມໄດ້, ທ່ານຕ້ອງດໍາເນີນການ quartus_sh -t make_qii_design.tclscript ໃນໄດເລກະທໍລີປາຍທາງ.
• ເພື່ອສ້າງໂຄງການຈໍາລອງ, ທ່ານຕ້ອງແລ່ນສະຄິບ quartus_sh -t make_sim_design.tcl ໃນໄດເລກະທໍລີປາຍທາງ.

ໝາຍເຫດ: ຖ້າທ່ານໄດ້ສ້າງການອອກແບບ example ແລະຫຼັງຈາກນັ້ນເຮັດການປ່ຽນແປງໃນຕົວແກ້ໄຂພາລາມິເຕີ, ທ່ານຕ້ອງຟື້ນຟູການອອກແບບ exampເພື່ອເຂົ້າໄປເບິ່ງການປ່ຽນແປງຂອງທ່ານຖືກປະຕິບັດ. ການອອກແບບທີ່ສ້າງຂຶ້ນໃຫມ່ example ບໍ່ຂຽນທັບການອອກແບບທີ່ມີຢູ່ແລ້ວ example files.

ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ

ສໍາລັບຊຸດພັດທະນາ Intel Agilex, ມັນພຽງພໍທີ່ຈະປ່ອຍໃຫ້ການຕັ້ງຄ່າ IP ຂອງ Intel Agilex EMIF ສ່ວນໃຫຍ່ຢູ່ໃນຄ່າເລີ່ມຕົ້ນຂອງພວກເຂົາ. ເພື່ອສ້າງການອອກແບບ example ສໍາລັບການຈໍາລອງ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ໃນ Example ແຖບການອອກແບບ, ໃຫ້ແນ່ໃຈວ່າກ່ອງຈໍາລອງຖືກເລືອກ. ເລືອກຮູບແບບ HDL Simulation ທີ່ຕ້ອງການ, ບໍ່ວ່າຈະເປັນ Verilog ຫຼື VHDL.
2. ຕັ້ງຄ່າ EMIF IP ແລະຄລິກ File ➤ ບັນທຶກເພື່ອບັນທຶກການຕັ້ງຄ່າປະຈຸບັນເຂົ້າໃນການປ່ຽນແປງ IP ຂອງຜູ້ໃຊ້ file ( .ip).
3. ກົດ Generate Example ອອກ​ແບບ​ໃນ​ແຈ​ເທິງ​ຂວາ​ຂອງ​ປ່ອງ​ຢ້ຽມ​.
4. ລະບຸໄດເລກະທໍລີສໍາລັບການອອກແບບ EMIF example ແລະກົດ OK. ການຜະລິດທີ່ປະສົບຜົນສໍາເລັດຂອງການອອກແບບ EMIF example ສ້າງຫຼາຍ file ຊຸດສໍາລັບ simulators ສະຫນັບສະຫນູນຕ່າງໆ, ພາຍໃຕ້ບັນຊີລາຍຊື່ຂອງ sim/ed_sim.
5. ກົດ File ➤ ອອກເພື່ອອອກຈາກປ່ອງຢ້ຽມ IP Parameter Editor Pro. ລະບົບເຕືອນ, ການປ່ຽນແປງທີ່ຜ່ານມາບໍ່ໄດ້ຖືກສ້າງຂຶ້ນ. ສ້າງດຽວນີ້ບໍ? ກົດ No ເພື່ອສືບຕໍ່ການໄຫຼຕໍ່ໄປ.

ການອອກແບບຈຳລອງທີ່ສ້າງຂຶ້ນ Example File ໂຄງສ້າງ

ໝາຍເຫດ: ການໂຕ້ຕອບຄວາມຈໍາພາຍນອກ Intel Agilex FPGA IP ປະຈຸບັນສະຫນັບສະຫນູນພຽງແຕ່ VCS, ModelSim/QuestaSim, ແລະ Xcelium simulators. ການສະຫນັບສະຫນູນ simulator ເພີ່ມເຕີມແມ່ນວາງແຜນໄວ້ໃນການປ່ອຍໃນອະນາຄົດ.

ໝາຍເຫດ: ຖ້າທ່ານບໍ່ເລືອກກ່ອງໝາຍການຈຳລອງ ຫຼື ການສັງເຄາະ, ໄດເລກະທໍລີປາຍທາງມີພຽງແຕ່ການອອກແບບ Platform Designer ເທົ່ານັ້ນ files, ເຊິ່ງບໍ່ສາມາດລວບລວມໄດ້ໂດຍຊອບແວ Intel Quartus Prime ໂດຍກົງ, ແຕ່ວ່າທ່ານສາມາດເຮັດໄດ້ view ຫຼືແກ້ໄຂໃນ Platform Designer. ໃນສະຖານະການນີ້ທ່ານສາມາດດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້ເພື່ອສ້າງການສັງເຄາະແລະການຈໍາລອງ file ຊຸດ.

• ເພື່ອສ້າງໂຄງການທີ່ສາມາດລວບລວມໄດ້, ທ່ານຕ້ອງແລ່ນສະຄິບ quartus_sh -t make_qii_design.tcl ໃນໄດເລກະທໍລີປາຍທາງ.
• ເພື່ອສ້າງໂຄງການຈໍາລອງ, ທ່ານຕ້ອງແລ່ນສະຄິບ quartus_sh -t make_sim_design.tcl ໃນໄດເລກະທໍລີປາຍທາງ.

ໝາຍເຫດ: ຖ້າທ່ານໄດ້ສ້າງການອອກແບບ example ແລະຫຼັງຈາກນັ້ນເຮັດການປ່ຽນແປງໃນຕົວແກ້ໄຂພາລາມິເຕີ, ທ່ານຕ້ອງຟື້ນຟູການອອກແບບ exampເພື່ອເຂົ້າໄປເບິ່ງການປ່ຽນແປງຂອງທ່ານຖືກປະຕິບັດ. ການອອກແບບທີ່ສ້າງຂຶ້ນໃຫມ່ example ບໍ່ຂຽນທັບການອອກແບບທີ່ມີຢູ່ແລ້ວ example files.

ການຈຳລອງທຽບກັບການຈັດຕັ້ງປະຕິບັດຮາດແວ
ສໍາລັບການຈໍາລອງການໂຕ້ຕອບຂອງຫນ່ວຍຄວາມຈໍາພາຍນອກ, ທ່ານສາມາດເລືອກຂ້າມການປັບທຽບຫຼືການປັບເຕັມໃນແຖບການວິນິດໄສໃນລະຫວ່າງການສ້າງ IP.

ຮູບແບບຈຳລອງ EMIF
ຕາຕະລາງນີ້ປຽບທຽບລັກສະນະຂອງການປັບທຽບຂ້າມ ແລະຮູບແບບການປັບທຽບເຕັມ.

ຕາຕະລາງ 2. ຮູບແບບການຈຳລອງ EMIF: ຂ້າມການປັບທຽບກັບການປັບທຽບເຕັມ

ຂ້າມການປັບທຽບ	Calibration ເຕັມ
ການຈຳລອງລະດັບລະບົບທີ່ເນັ້ນໃສ່ເຫດຜົນຂອງຜູ້ໃຊ້.	ການຈໍາລອງການໂຕ້ຕອບຂອງຫນ່ວຍຄວາມຈໍາທີ່ສຸມໃສ່ການປັບທຽບ.
ບໍ່ໄດ້ບັນທຶກລາຍລະອຽດຂອງການປັບທຽບ.	ຈັບ​ທັງ​ຫມົດ stages ຂອງ calibration.
ມີຄວາມສາມາດໃນການເກັບຮັກສາແລະດຶງຂໍ້ມູນ.	ລວມມີການປັບລະດັບ, ໂຕະຕໍ່ບິດ, ແລະອື່ນໆ.
ສະແດງໃຫ້ເຫັນເຖິງປະສິດທິພາບທີ່ຖືກຕ້ອງ.
ບໍ່ໄດ້ພິຈາລະນາ skew board.

ການຈຳລອງ RTL ທຽບກັບການຈັດຕັ້ງປະຕິບັດຮາດແວ
ຕາຕະລາງນີ້ຊີ້ໃຫ້ເຫັນຄວາມແຕກຕ່າງທີ່ສໍາຄັນລະຫວ່າງການຈໍາລອງ EMIF ແລະການຈັດຕັ້ງປະຕິບັດຮາດແວ.

ຕາຕະລາງ 3. ການຈຳລອງ EMIF RTL ທຽບກັບການຈັດຕັ້ງປະຕິບັດຮາດແວ

ການຈຳລອງ RTL	ການຈັດຕັ້ງປະຕິບັດຮາດແວ
Nios® ການເລີ່ມຕົ້ນ ແລະລະຫັດການປັບຕັ້ງປະຕິບັດແບບຂະໜານກັນ.	Nios ການເລີ່ມຕົ້ນແລະການປັບລະຫັດປະຕິບັດຕາມລໍາດັບ.
ການໂຕ້ຕອບຢືນຢັນສັນຍານ cal_done ພ້ອມກັນໃນການຈໍາລອງ.	ການປະຕິບັດການ Fitter ກໍານົດລໍາດັບຂອງການປັບທຽບ, ແລະການໂຕ້ຕອບບໍ່ໄດ້ຢືນຢັນ cal_done ພ້ອມກັນ.

ທ່ານຄວນດໍາເນີນການຈໍາລອງ RTL ໂດຍອີງໃສ່ຮູບແບບການຈະລາຈອນສໍາລັບຄໍາຮ້ອງສະຫມັກຂອງການອອກແບບຂອງທ່ານ. ໃຫ້ສັງເກດວ່າການຈໍາລອງ RTL ບໍ່ໄດ້ສ້າງແບບຈໍາລອງການຊັກຊ້າການຕິດຕາມ PCB ເຊິ່ງອາດຈະເຮັດໃຫ້ເກີດຄວາມແຕກຕ່າງກັນໃນ latency ລະຫວ່າງການຈໍາລອງ RTL ແລະການຈັດຕັ້ງປະຕິບັດຮາດແວ.

 ການຈໍາລອງ IP ການໂຕ້ຕອບຂອງຫນ່ວຍຄວາມຈໍາພາຍນອກກັບ ModelSim
ຂັ້ນຕອນນີ້ສະແດງໃຫ້ເຫັນວິທີການຈໍາລອງການອອກແບບ EMIF exampເລ.

1. ເປີດໃຊ້ຊອບແວ Mentor Graphics* ModelSim ແລະເລືອກ File ➤ ປ່ຽນ Directory. ທ່ອງໄປຫາ sim/ed_sim/mentor directory ພາຍໃນການອອກແບບທີ່ສ້າງຂຶ້ນ example folder.
2. ກວດສອບວ່າໜ້າຈໍການຖອດຂໍ້ຄວາມຖືກສະແດງຢູ່ລຸ່ມສຸດຂອງໜ້າຈໍ. ຖ້າປ່ອງຢ້ຽມຖອດຂໍ້ຄວາມບໍ່ປາກົດ, ສະແດງມັນໂດຍການຄລິກ View ➤ ການຖອດຂໍ້ຄວາມ.
3. ຢູ່ໃນປ່ອງຢ້ຽມການຖອດຂໍ້ຄວາມ, ແລ່ນແຫຼ່ງ msim_setup.tcl.
4. ຫຼັງຈາກແຫຼ່ງ msim_setup.tcl ສໍາເລັດການແລ່ນ, ດໍາເນີນການ ld_debug ໃນປ່ອງຢ້ຽມການຖອດຂໍ້ຄວາມ.
5. ຫຼັງຈາກ ld_debug ເຮັດວຽກສໍາເລັດ, ກວດສອບວ່າປ່ອງຢ້ຽມ Objects ໄດ້ຖືກສະແດງ. ຖ້າປ່ອງຢ້ຽມ Objects ບໍ່ເຫັນ, ສະແດງມັນໂດຍການຄລິກ View ➤ ວັດຖຸ.
6. ຢູ່ໃນປ່ອງຢ້ຽມ Objects, ເລືອກສັນຍານທີ່ທ່ານຕ້ອງການທີ່ຈະຈໍາລອງໂດຍການຄລິກຂວາແລະເລືອກ Add Wave.
7. ຫຼັງ​ຈາກ​ທີ່​ທ່ານ​ສໍາ​ເລັດ​ການ​ເລືອກ​ສັນ​ຍານ​ສໍາ​ລັບ​ການ​ຈໍາ​ລອງ​, ການ​ດໍາ​ເນີນ​ການ​ທັງ​ຫມົດ​ໃນ​ປ່ອງ​ຢ້ຽມ​ການ​ຖອດ​ລະ​ຫັດ​. ການຈໍາລອງດໍາເນີນການຈົນກ່ວາມັນສໍາເລັດ.
8. ຖ້າການຈໍາລອງແມ່ນບໍ່ເຫັນ, ຄລິກ View ➤ ຄື້ນ.

ການຈັດວາງ PIN ສໍາລັບ Intel Agilex EMIF IP
ຫົວຂໍ້ນີ້ໃຫ້ຄໍາແນະນໍາສໍາລັບການວາງ pin.

ເກີນview
Intel Agilex FPGAs ມີໂຄງສ້າງດັ່ງຕໍ່ໄປນີ້:

• ແຕ່ລະອຸປະກອນມີເຖິງ 8 ທະນາຄານ I/O.
• ແຕ່ລະທະນາຄານ I/O ມີ 2 ທະນາຄານຍ່ອຍຍ່ອຍ.
• ແຕ່ລະທະນາຄານຍ່ອຍ I/O ມີ 4 ເລນ.
• ແຕ່ລະເລນມີ 12 pin I/O (GPIO) ຈຸດປະສົງທົ່ວໄປ.

ຄໍາແນະນໍາທົ່ວໄປ Pin
ຕໍ່ໄປນີ້ແມ່ນຄໍາແນະນໍາທົ່ວໄປຂອງ pin.

ໝາຍເຫດ: ສໍາລັບຂໍ້ມູນ pin ລາຍລະອຽດເພີ່ມເຕີມ, ເບິ່ງພາກ Intel Agilex FPGA EMIF IP Pin ແລະການວາງແຜນຊັບພະຍາກອນໃນບົດສະເພາະຂອງໂປໂຕຄອນສໍາລັບໂປໂຕຄອນຫນ່ວຍຄວາມຈໍາພາຍນອກຂອງທ່ານ, ໃນ External Memory Interfaces Intel Agilex FPGA IP User Guide.

• ໃຫ້ແນ່ໃຈວ່າ pins ສໍາລັບສ່ວນຕິດຕໍ່ຫນ່ວຍຄວາມຈໍາພາຍນອກທີ່ໃຫ້ຢູ່ໃນແຖວ I/O ດຽວກັນ.
• ການໂຕ້ຕອບທີ່ກວມເອົາຫຼາຍທະນາຄານຕ້ອງຕອບສະຫນອງຄວາມຕ້ອງການດັ່ງຕໍ່ໄປນີ້:
  •  ທະນາຄານຕ້ອງຢູ່ຕິດກັນ. ສໍາລັບຂໍ້ມູນກ່ຽວກັບທະນາຄານທີ່ຢູ່ໃກ້ຄຽງ, ເບິ່ງສະຖາປັດຕະຍະກໍາ EMIF: ຫົວຂໍ້ I/O Bank ໃນຄູ່ມືຜູ້ໃຊ້ IP ຂອງ Intel Agilex FPGA ພາຍນອກ.
•  ທີ່ຢູ່ ແລະຄໍາສັ່ງທັງຫມົດແລະ pins ທີ່ກ່ຽວຂ້ອງຕ້ອງຢູ່ໃນທະນາຄານຍ່ອຍດຽວ.
• ທີ່ຢູ່ແລະຄໍາສັ່ງແລະຂໍ້ມູນ pins ສາມາດແບ່ງປັນທະນາຄານຍ່ອຍພາຍໃຕ້ເງື່ອນໄຂດັ່ງຕໍ່ໄປນີ້:
  • ທີ່ຢູ່ ແລະຄໍາສັ່ງ ແລະ PIN ຂໍ້ມູນບໍ່ສາມາດແບ່ງປັນເສັ້ນທາງ I/O ໄດ້.
  • ມີພຽງເລນ I/O ທີ່ບໍ່ໄດ້ໃຊ້ຢູ່ໃນທີ່ຢູ່ ແລະທະນາຄານຄຳສັ່ງເທົ່ານັ້ນທີ່ສາມາດບັນຈຸຂໍ້ມູນໄດ້.

ຕາຕະລາງ 4. ຂໍ້ຈໍາກັດທົ່ວໄປຂອງ Pin

ປະເພດສັນຍານ	ຂໍ້ຈຳກັດ
ຂໍ້ມູນ Strobe	ສັນຍານທັງໝົດທີ່ເປັນຂອງກຸ່ມ DQ ຕ້ອງຢູ່ໃນເລນ I/O ດຽວກັນ.
ຂໍ້ມູນ	ເຂັມ DQ ທີ່ກ່ຽວຂ້ອງຕ້ອງຢູ່ໃນເລນ I/O ດຽວກັນ. ສໍາລັບໂປຣໂຕຄໍທີ່ບໍ່ຮອງຮັບເສັ້ນຂໍ້ມູນແບບສອງທິດທາງ, ສັນຍານການອ່ານຄວນຈະຖືກຈັດກຸ່ມແຍກຕ່າງຫາກຈາກສັນຍານການຂຽນ.
ທີ່ຢູ່ ແລະຄໍາສັ່ງ	ທີ່ຢູ່ ແລະເຂັມຄໍາສັ່ງຕ້ອງຢູ່ໃນສະຖານທີ່ທີ່ກໍານົດໄວ້ກ່ອນພາຍໃນທະນາຄານຍ່ອຍ I/O.

ໝາຍເຫດ: ສໍາລັບຂໍ້ມູນ pin ລາຍລະອຽດເພີ່ມເຕີມ, ເບິ່ງພາກ Intel Agilex FPGA EMIF IP Pin ແລະການວາງແຜນຊັບພະຍາກອນໃນບົດສະເພາະຂອງໂປໂຕຄອນສໍາລັບໂປໂຕຄອນຫນ່ວຍຄວາມຈໍາພາຍນອກຂອງທ່ານ, ໃນ External Memory Interfaces Intel Agilex FPGA IP User Guide.

• ໃຫ້ແນ່ໃຈວ່າ pins ສໍາລັບສ່ວນຕິດຕໍ່ຫນ່ວຍຄວາມຈໍາພາຍນອກທີ່ໃຫ້ຢູ່ໃນແຖວ I/O ດຽວກັນ.
• ການໂຕ້ຕອບທີ່ກວມເອົາຫຼາຍທະນາຄານຕ້ອງຕອບສະຫນອງຄວາມຕ້ອງການດັ່ງຕໍ່ໄປນີ້:
  • ທະນາຄານຕ້ອງຢູ່ຕິດກັນ. ສໍາລັບຂໍ້ມູນກ່ຽວກັບທະນາຄານທີ່ຢູ່ໃກ້ຄຽງ, ເບິ່ງສະຖາປັດຕະຍະກໍາ EMIF: ຫົວຂໍ້ I/O Bank ໃນຄູ່ມືຜູ້ໃຊ້ IP ຂອງ Intel Agilex FPGA ພາຍນອກ.
• ທີ່ຢູ່ ແລະຄໍາສັ່ງທັງຫມົດແລະ pins ທີ່ກ່ຽວຂ້ອງຕ້ອງຢູ່ໃນທະນາຄານຍ່ອຍດຽວ.
• ທີ່ຢູ່ແລະຄໍາສັ່ງແລະຂໍ້ມູນ pins ສາມາດແບ່ງປັນທະນາຄານຍ່ອຍພາຍໃຕ້ເງື່ອນໄຂດັ່ງຕໍ່ໄປນີ້:
  • ທີ່ຢູ່ ແລະຄໍາສັ່ງ ແລະ PIN ຂໍ້ມູນບໍ່ສາມາດແບ່ງປັນເສັ້ນທາງ I/O ໄດ້.
  • ມີພຽງເລນ I/O ທີ່ບໍ່ໄດ້ໃຊ້ຢູ່ໃນທີ່ຢູ່ ແລະທະນາຄານຄຳສັ່ງເທົ່ານັ້ນທີ່ສາມາດບັນຈຸຂໍ້ມູນໄດ້.

ການສ້າງການອອກແບບ Example ກັບ TG Configuration Option

ການອອກແບບ EMIF ທີ່ສ້າງຂຶ້ນ example ປະກອບມີຕັນເຄື່ອງກໍາເນີດການຈະລາຈອນ (TG). ໂດຍຄ່າເລີ່ມຕົ້ນ, ການອອກແບບ example ໃຊ້ບລັອກ TG ງ່າຍໆ (altera_tg_avl) ເຊິ່ງສາມາດຣີເຊັດໄດ້ເທົ່ານັ້ນເພື່ອເປີດຮູບແບບການສັນຈອນແບບຍາກລະຫັດຄືນໃໝ່. ຖ້າຈໍາເປັນ, ທ່ານອາດຈະເລືອກທີ່ຈະເປີດໃຊ້ເຄື່ອງກໍາເນີດການຈະລາຈອນທີ່ສາມາດກໍານົດໄດ້ (TG2) ແທນ. ໃນຕົວສ້າງການຈະລາຈອນທີ່ສາມາດຕັ້ງຄ່າໄດ້ (TG2) (altera_tg_avl_2), ທ່ານສາມາດຕັ້ງຄ່າຮູບແບບການຈາລະຈອນໄດ້ໃນເວລາຈິງຜ່ານທະບຽນຄວບຄຸມ - ຊຶ່ງຫມາຍຄວາມວ່າທ່ານບໍ່ຈໍາເປັນຕ້ອງລວບລວມການອອກແບບໃຫມ່ເພື່ອປ່ຽນຫຼືເປີດຮູບແບບການຈະລາຈອນຄືນໃຫມ່. ເຄື່ອງກໍາເນີດການຈະລາຈອນນີ້ສະຫນອງການຄວບຄຸມທີ່ດີກ່ຽວກັບປະເພດຂອງການຈະລາຈອນທີ່ມັນສົ່ງໃນການໂຕ້ຕອບການຄວບຄຸມ EMIF. ນອກຈາກນັ້ນ, ມັນສະຫນອງການລົງທະບຽນສະຖານະພາບທີ່ມີຂໍ້ມູນຄວາມລົ້ມເຫຼວຂອງລາຍລະອຽດ.

ເປີດໃຊ້ຕົວສ້າງການຈະລາຈອນໃນການອອກແບບ Example

ທ່ານ​ສາ​ມາດ​ເປີດ​ໃຊ້​ງານ​ການ​ສ້າງ​ການ​ຈະ​ລາ​ຈອນ​ການ​ຕັ້ງ​ຄ່າ​ຈາກ​ແຖບ​ວິ​ນິດ​ໄສ​ໃນ​ຕົວ​ແກ້​ໄຂ​ພາ​ລາ​ມິ​ເຕີ EMIF​. ເພື່ອເປີດໃຊ້ຕົວສ້າງການຈະລາຈອນທີ່ກຳນົດຄ່າໄດ້, ໃຫ້ເປີດໃຊ້ຕົວສ້າງການຈະລາຈອນ Avalon ທີ່ສາມາດກຳນົດຄ່າໄດ້ 2.0 ໃນແຖບການວິນິໄສ.

ຮູບທີ 6.

• ທ່ານອາດຈະເລືອກທີ່ຈະປິດການທໍາງານຂອງຮູບແບບການຈະລາຈອນເລີ່ມຕົ້ນ stage ຫຼື userconfigured traffic stage, ແຕ່ວ່າທ່ານຕ້ອງມີຢ່າງຫນ້ອຍຫນຶ່ງ stage ເປີດໃຊ້ງານ. ສໍາລັບຂໍ້ມູນກ່ຽວກັບເຫຼົ່ານີ້ stages, ອ້າງອີງເຖິງຮູບແບບການຈາລະຈອນເລີ່ມຕົ້ນ ແລະຮູບແບບການຈາລະຈອນທີ່ກຳນົດຄ່າໂດຍຜູ້ໃຊ້ຢູ່ໃນສ່ວນຕິດຕໍ່ຜູ້ໃຊ້ຂອງໜ່ວຍຄວາມຈຳພາຍນອກ Intel Agilex FPGA IP User Guide.
• ພາລາມິເຕີໄລຍະເວລາການທົດສອບ TG2 ໃຊ້ກັບຮູບແບບການຈະລາຈອນເລີ່ມຕົ້ນເທົ່ານັ້ນ. ທ່ານອາດຈະເລືອກໄລຍະເວລາການທົດສອບຂອງສັ້ນ, ກາງ, ຫຼືບໍ່ມີຂອບເຂດ.
• ເຈົ້າອາດຈະເລືອກຄ່າອັນໃດອັນໜຶ່ງຂອງສອງຄ່າສຳລັບ TG2 Configuration Interface Parameter:
  • JTAG: ອະນຸຍາດໃຫ້ໃຊ້ GUI ໃນຄອນໂຊລະບົບ. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ອ້າງອີງເຖິງ Traffic Generator Configuration Interface ໃນ External Memory Interfaces Intel Agilex FPGA IP User Guide.
  • ສົ່ງອອກ: ອະນຸຍາດໃຫ້ໃຊ້ເຫດຜົນ RTL ແບບກຳນົດເອງເພື່ອຄວບຄຸມຮູບແບບການສັນຈອນ.

ການນໍາໃຊ້ການອອກແບບ Example ກັບ EMIF Debug Toolkit

ກ່ອນທີ່ຈະເປີດຕົວ EMIF Debug Toolkit, ໃຫ້ແນ່ໃຈວ່າທ່ານໄດ້ຕັ້ງຄ່າອຸປະກອນຂອງທ່ານດ້ວຍການຂຽນໂປຼແກຼມ file ທີ່ເປີດໃຊ້ EMIF Debug Toolkit. ເພື່ອເປີດໃຊ້ EMIF Debug Toolkit, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ໃນຊອບແວ Intel Quartus Prime, ເປີດ System Console ໂດຍການເລືອກ ເຄື່ອງມື ➤ ເຄື່ອງມືດີບັກລະບົບ ➤ System Console.
2. [ຂ້າມຂັ້ນຕອນນີ້ໄປຖ້າໂຄງການຂອງເຈົ້າຖືກເປີດຢູ່ໃນຊອບແວ Intel Quartus Prime ແລ້ວ.] ໃນ System Console, ໂຫຼດວັດຖຸ SRAM. file (.sof) ທີ່ທ່ານຕັ້ງໂປຣແກຣມໃສ່ກະດານ (ຕາມທີ່ໄດ້ອະທິບາຍໄວ້ໃນເງື່ອນໄຂເບື້ອງຕົ້ນສໍາລັບການນໍາໃຊ້ຊຸດເຄື່ອງມືແກ້ບັນຫາ EMIF, ໃນ External Memory Interfaces Intel Agilex FPGA IP User Guide).
3. ເລືອກຕົວຢ່າງເພື່ອດີບັກ.
4. ເລືອກ EMIF Calibration Debug Toolkit ສໍາລັບການດີບັກການປັບ EMIF, ດັ່ງທີ່ອະທິບາຍໄວ້ໃນການສ້າງ Ex Designample ດ້ວຍຕົວເລືອກການປັບຕົວແກ້ບັນຫາ. ອີກທາງເລືອກ, ເລືອກ EMIF TG Configuration Toolkit ສໍາລັບການດີບັກເຄື່ອງກໍາເນີດການຈະລາຈອນ, ດັ່ງທີ່ອະທິບາຍໄວ້ໃນການສ້າງ Ex Designample ກັບ TG Configuration Option.
5. ກົດ Open Toolkit ເພື່ອເປີດຫຼັກ view ຂອງ EMIF Debug Toolkit.
6. ຖ້າມີຫຼາຍຕົວຢ່າງ EMIF ໃນການອອກແບບໂຄງການ, ເລືອກຖັນ (ເສັ້ນທາງໄປຫາ JTAG master) ແລະ ID ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາຂອງຕົວຢ່າງ EMIF ສໍາລັບການເປີດໃຊ້ຊຸດເຄື່ອງມື.
7. ກົດ Activate Interface ເພື່ອອະນຸຍາດໃຫ້ຊຸດເຄື່ອງມືອ່ານຕົວກໍານົດການໂຕ້ຕອບ ແລະສະຖານະຂອງການປັບທຽບ.
8. ທ່ານ​ຕ້ອງ debug ຫນຶ່ງ​ໃນ​ການ​ໂຕ້​ຕອບ​ທີ່​ໃຊ້​ເວ​ລາ​; ດັ່ງນັ້ນ, ເພື່ອເຊື່ອມຕໍ່ກັບອິນເຕີເຟດອື່ນໃນການອອກແບບ, ກ່ອນອື່ນ ໝົດ ທ່ານຕ້ອງປິດການໂຕ້ຕອບໃນປະຈຸບັນ.

ຕໍ່ໄປນີ້ແມ່ນ examples ຂອງບົດລາຍງານຈາກ EMIF Calibration Debug Toolkit ແລະ EMIF TG Configuration Toolkit:, ຕາມລໍາດັບ.

ໝາຍເຫດ: ສໍາລັບລາຍລະອຽດກ່ຽວກັບການແກ້ບັນຫາການປັບ, ອ້າງອີງເຖິງການດີບັ໊ກກັບຊຸດເຄື່ອງມືດີບັ໊ກຂອງການໂຕ້ຕອບຄວາມຈໍາພາຍນອກ, ໃນຄູ່ມືຜູ້ໃຊ້ IP ຂອງ Intel Agilex FPGA.

ໝາຍເຫດ: ສໍາລັບລາຍລະອຽດກ່ຽວກັບການດີບັກເຄື່ອງກໍາເນີດການຈະລາຈອນ, ອ້າງອີງເຖິງ Traffic Generator Configuration User Interface, ໃນ External Memory Interfaces Intel Agilex FPGA IP User Guide.

ການອອກແບບ Example ຄໍາອະທິບາຍສໍາລັບ External Memory Interfaces Intel Agilex FPGA IP

ເມື່ອທ່ານກໍານົດແລະສ້າງ IP EMIF ຂອງທ່ານ, ທ່ານສາມາດກໍານົດວ່າລະບົບສ້າງໄດເລກະທໍລີສໍາລັບການຈໍາລອງແລະການສັງເຄາະ. file ຊຸດ, ແລະສ້າງ file ຕັ້ງ​ອັດ​ຕະ​ໂນ​ມັດ​. ຖ້າທ່ານເລືອກ Simulation ຫຼື Synthesis ພາຍໃຕ້ Example ການອອກແບບ Files ສຸດ Example ແຖບການອອກແບບ, ລະບົບສ້າງການຈໍາລອງທີ່ສົມບູນ file ກໍານົດຫຼືການສັງເຄາະທີ່ສົມບູນ file ຕັ້ງ, ສອດຄ່ອງກັບການເລືອກຂອງທ່ານ.

ການອອກແບບສັງເຄາະ Example
ການອອກແບບການສັງເຄາະ example ມີທ່ອນໄມ້ທີ່ສໍາຄັນທີ່ສະແດງຢູ່ໃນຮູບຂ້າງລຸ່ມນີ້.

• ເຄື່ອງກໍາເນີດການຈະລາຈອນ, ເຊິ່ງແມ່ນ Avalon®-MM ex ທີ່ສາມາດສັງເຄາະໄດ້ample ໄດເວີທີ່ປະຕິບັດຮູບແບບ pseudo-random ຂອງການອ່ານແລະຂຽນເປັນຈໍານວນຕົວກໍານົດການຂອງທີ່ຢູ່. ຜູ້ຜະລິດການຈະລາຈອນຍັງຕິດຕາມຂໍ້ມູນທີ່ອ່ານຈາກຫນ່ວຍຄວາມຈໍາເພື່ອຮັບປະກັນວ່າມັນກົງກັບຂໍ້ມູນທີ່ຂຽນແລະຢືນຢັນຄວາມລົ້ມເຫລວຖ້າບໍ່ດັ່ງນັ້ນ.
• ຕົວຢ່າງຂອງການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາ, ເຊິ່ງປະກອບມີ:
  • ຕົວຄວບຄຸມຄວາມຊົງຈໍາທີ່ປານກາງລະຫວ່າງການໂຕ້ຕອບ Avalon-MM ແລະການໂຕ້ຕອບ AFI.
  • PHY, ເຊິ່ງເຮັດໜ້າທີ່ເປັນສ່ວນຕິດຕໍ່ລະຫວ່າງຕົວຄວບຄຸມຄວາມຈຳ ແລະອຸປະກອນໜ່ວຍຄວາມຈຳພາຍນອກເພື່ອປະຕິບັດການອ່ານ ແລະຂຽນ.

ຮູບທີ 7. ການອອກແບບສັງເຄາະ Example

ໝາຍເຫດ: ຖ້າຫນຶ່ງຫຼືຫຼາຍຂອງ PLL Sharing Mode, DLL Sharing Mode, ຫຼື OCT Sharing Mode parameters are set to any value other than No Sharing, the synthesis design example ຈະມີສອງຕົວສ້າງການຈະລາຈອນ / ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາ. ສອງຕົວສ້າງການຈະລາຈອນ / ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາແມ່ນກ່ຽວຂ້ອງພຽງແຕ່ໂດຍການແບ່ງປັນ PLL / DLL / OCTconnections ຕາມທີ່ກໍານົດໂດຍການຕັ້ງຄ່າພາລາມິເຕີ. ຕົວສ້າງການຈະລາຈອນ / ການໂຕ້ຕອບຫນ່ວຍຄວາມຈໍາສະແດງໃຫ້ເຫັນວິທີທີ່ທ່ານສາມາດສ້າງການເຊື່ອມຕໍ່ດັ່ງກ່າວໃນການອອກແບບຂອງທ່ານເອງ.

ການອອກແບບຈຳລອງ Example
ການອອກແບບ simulation example ມີທ່ອນໄມ້ໃຫຍ່ທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້.

• ຕົວຢ່າງຂອງການອອກແບບການສັງເຄາະ exampເລ. ດັ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນພາກກ່ອນ, ການອອກແບບການສັງເຄາະ example ປະ​ກອບ​ດ້ວຍ​ເຄື່ອງ​ຜະ​ລິດ​ການ​ຈະ​ລາ​ຈອນ​, ອົງ​ປະ​ກອບ​ການ​ປັບ​ທຽບ​, ແລະ​ຕົວ​ຢ່າງ​ຂອງ​ການ​ໂຕ້​ຕອບ​ຫນ່ວຍ​ຄວາມ​ຈໍາ​. ບລັອກເຫຼົ່ານີ້ໄວ້ໃນຕອນຕົ້ນຂອງແບບຈໍາລອງແບບບໍ່ມີຕົວຕົນທີ່ເໝາະສົມກັບການຈໍາລອງໄວ.
• ຮູບແບບຄວາມຈຳ, ເຊິ່ງເຮັດໜ້າທີ່ເປັນຕົວແບບທົ່ວໄປທີ່ປະຕິບັດຕາມຂໍ້ສະເພາະຂອງໂປຣໂຕຄໍໜ່ວຍຄວາມຈຳ. ເລື້ອຍໆ, ຜູ້ຂາຍຫນ່ວຍຄວາມຈໍາສະຫນອງຕົວແບບຈໍາລອງສໍາລັບອົງປະກອບຫນ່ວຍຄວາມຈໍາສະເພາະຂອງພວກເຂົາທີ່ທ່ານສາມາດດາວໂຫລດໄດ້ຈາກພວກມັນ webສະຖານທີ່.
• ຕົວກວດສອບສະຖານະ, ເຊິ່ງຕິດຕາມສັນຍານສະຖານະຈາກ IP ຂອງຕົວເຊື່ອມຕໍ່ຄວາມຈຳພາຍນອກ ແລະເຄື່ອງສ້າງການສັນຈອນ, ເພື່ອສົ່ງສັນຍານເຖິງສະພາບລວມ ຫຼື ລົ້ມເຫລວ.

ຮູບທີ 10. ການອອກແບບຈຳລອງ Example

Example Designs Interface Tab
ຕົວແກ້ໄຂພາລາມິເຕີປະກອບມີ Example ແຖບການອອກແບບທີ່ຊ່ວຍໃຫ້ທ່ານສາມາດກໍານົດແລະສ້າງການອອກແບບຂອງທ່ານ examples.

External Memory Interfaces Intel Agilex FPGA IP Design Example User Guide Archives

ລຸ້ນ IP ແມ່ນຄືກັນກັບລຸ້ນຊອບແວ Intel Quartus Prime Design Suite ສູງເຖິງ v19.1. ຈາກຊອບແວ Intel Quartus Prime Design Suite ເວີຊັ່ນ 19.2 ຫຼືໃໝ່ກວ່ານັ້ນ, IPs ມີລະບົບການອັບເດດ IP ໃໝ່. ຖ້າສະບັບຫຼັກ IP ບໍ່ໄດ້ລະບຸໄວ້, ຄູ່ມືຜູ້ໃຊ້ສໍາລັບສະບັບຫຼັກ IP ທີ່ຜ່ານມາຖືກນໍາໃຊ້.

ຮຸ່ນ IP Core	ຄູ່ມືຜູ້ໃຊ້
2.4.0	External Memory Interfaces Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	External Memory Interfaces Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0	External Memory Interfaces Intel Agilex FPGA IP Design Example User Guide Archives
2.1.0	External Memory Interfaces Intel Agilex FPGA IP Design Example User Guide Archives
19.3	External Memory Interfaces Intel Agilex FPGA IP Design Example User Guide Archives

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບສ່ວນຕິດຕໍ່ຄວາມຈໍາພາຍນອກ Intel Agilex FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2021.06.21	21.2	2.4.2	ໃນ ການອອກແບບ Exampເລີ່ມຕົ້ນດ່ວນ ບົດ: • ເພີ່ມບັນທຶກໃສ່ ການລວບລວມແລະການຂຽນໂປລແກລມ Intel Agilex EMIF Design Example ຫົວຂໍ້. • ດັດແກ້ຫົວຂໍ້ຂອງ ການສ້າງການອອກແບບ Example ດ້ວຍຕົວເລືອກການປັບຕົວແກ້ບັນຫາ ຫົວຂໍ້. • ເພີ່ມ ການສ້າງການອອກແບບ Example ກັບ TG Configuration Option ແລະ ເປີດໃຊ້ຕົວສ້າງການຈະລາຈອນໃນການອອກແບບ Example ຫົວຂໍ້. • ແກ້ໄຂຂັ້ນຕອນທີ 2, 3, ແລະ 4, ປັບປຸງຕົວເລກຫຼາຍອັນ, ແລະເພີ່ມບັນທຶກ, ໃນ ການນໍາໃຊ້ການອອກແບບ Example ກັບ EMIF Debug Toolkit ຫົວຂໍ້.
2021.03.29	21.1	2.4.0	ໃນ ການອອກແບບ Exampເລີ່ມຕົ້ນດ່ວນ ບົດ: • ເພີ່ມບັນທຶກໃສ່ ການສ້າງ EMIF Design Example ແລະ ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ ຫົວຂໍ້. • ອັບເດດ File ແຜນວາດໂຄງສ້າງໃນ ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ ຫົວຂໍ້.
2020.12.14	20.4	2.3.0	ໃນ ການອອກແບບ Exampເລີ່ມຕົ້ນດ່ວນ ບົດ, ໄດ້ມີການປ່ຽນແປງດັ່ງຕໍ່ໄປນີ້: • ອັບເດດ ການສ້າງ EMIF Design Example ຫົວຂໍ້ທີ່ຈະປະກອບມີການອອກແບບຫຼາຍ EMIF. • ປັບປຸງຕົວເລກສໍາລັບຂັ້ນຕອນທີ 3, ໃນ ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ ຫົວຂໍ້.
2020.10.05	20.3	2.3.0	ໃນ ການອອກແບບ Example ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ ບົດ, ໄດ້ມີການປ່ຽນແປງດັ່ງຕໍ່ໄປນີ້: • ໃນ ການສ້າງໂຄງການ EMIF, ປັບປຸງຮູບພາບໃນຂັ້ນຕອນ 6. • ໃນ ການສ້າງ EMIF Design Example, ອັບເດດຮູບໃນຂັ້ນຕອນທີ 3. • ໃນ ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ, ອັບເດດຮູບໃນຂັ້ນຕອນທີ 3. • ໃນ ການຈຳລອງທຽບກັບການຈັດຕັ້ງປະຕິບັດຮາດແວ, ແກ້ໄຂການພິມຜິດເລັກນ້ອຍໃນຕາຕະລາງທີສອງ. • ໃນ ການນໍາໃຊ້ການອອກແບບ Example ກັບ EMIF Debug Toolkit, ແກ້ໄຂຂັ້ນຕອນທີ 6, ເພີ່ມຂັ້ນຕອນ 7 ແລະ 8.
ສືບຕໍ່…

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ລຸ້ນ IP	ການປ່ຽນແປງ
2020.04.13	20.1	2.1.0	• ໃນ ກ່ຽວກັບ ບົດ, ດັດແກ້ຕາຕະລາງໃນ ປ່ອຍຂໍ້ມູນ ຫົວຂໍ້. • ໃນ ການອອກແບບ Example ຄູ່ມືເລີ່ມຕົ້ນດ່ວນ ບົດ: — ການ​ແກ້​ໄຂ​ຂັ້ນ​ຕອນ​ທີ 7 ແລະ​ຮູບ​ພາບ​ທີ່​ກ່ຽວ​ຂ້ອງ​, ໃນ​ ການສ້າງ EMIF Design Example ຫົວຂໍ້. - ດັດ​ແກ້​ ການສ້າງການອອກແບບ Example ກັບ Debug Option ຫົວຂໍ້. - ດັດ​ແກ້​ ການນໍາໃຊ້ການອອກແບບ Example ກັບ EMIF Debug Toolkit ຫົວຂໍ້.
2019.12.16	19.4	2.0.0	• ໃນ ການອອກແບບ Exampເລີ່ມຕົ້ນດ່ວນ ບົດ: — ການ​ປັບ​ປຸງ​ຮູບ​ພາບ​ໃນ​ຂັ້ນ​ຕອນ​ທີ 6 ຂອງ​ ການສ້າງໂຄງການ EMIF ຫົວຂໍ້. — ການ​ປັບ​ປຸງ​ຮູບ​ພາບ​ໃນ​ຂັ້ນ​ຕອນ​ທີ 4 ຂອງ​ ການສ້າງ EMIF Design Example ຫົວຂໍ້. — ການ​ປັບ​ປຸງ​ຮູບ​ພາບ​ໃນ​ຂັ້ນ​ຕອນ​ທີ 4 ຂອງ​ ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ ຫົວຂໍ້. — ຂັ້ນ​ຕອນ​ທີ 5 ການ​ແກ້​ໄຂ​ໃນ​ ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ ຫົວຂໍ້. - ດັດ​ແກ້​ ຄໍາແນະນໍາທົ່ວໄປ Pin ແລະ ທະນາຄານທີ່ຢູ່ຕິດກັນ ພາກສ່ວນຂອງ ການຈັດວາງ PIN ສໍາລັບ Intel Agilex EMIF IP ຫົວຂໍ້.
2019.10.18	19.3		• ໃນ ການສ້າງໂຄງການ EMIF ຫົວຂໍ້, ປັບປຸງຮູບພາບທີ່ມີຈຸດ 6. • ໃນ ກຳລັງສ້າງ ແລະກຳນົດຄ່າ EMIF IP ຫົວຂໍ້, ປັບປຸງຮູບກັບຂັ້ນຕອນ 1. •ຢູ່ໃນຕາຕະລາງໃນ Intel Agilex EMIF Parameter Editor Guidelines ຫົວຂໍ້, ມີການປ່ຽນແປງຄໍາອະທິບາຍສໍາລັບ ກະດານ ແຖບ. • ໃນ ການສ້າງ EMIF Design Example ແລະ ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ ຫົວຂໍ້, ປັບປຸງຮູບພາບໃນຂັ້ນຕອນທີ 3 ຂອງແຕ່ລະຫົວຂໍ້. • ໃນ ການສ້າງ EMIF Design Example ສໍາລັບການຈໍາລອງ ຫົວ​ຂໍ້​, ການ​ປັບ​ປຸງ​ ການອອກແບບຈຳລອງທີ່ສ້າງຂຶ້ນ Example File ໂຄງສ້າງ ຮູບ​ພາບ​ແລະ​ດັດ​ແກ້​ບັນ​ທຶກ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​ຮູບ​. • ໃນ ການສ້າງ EMIF Design Example ຫົວຂໍ້, ເພີ່ມຂັ້ນຕອນແລະຕົວເລກສໍາລັບການໂຕ້ຕອບຫຼາຍ.
2019.07.31	19.2	1.2.0	• ເພີ່ມ ກ່ຽວກັບ External Memory Interfaces Intel Agilex FPGA IP ບົດ​ແລະ​ການ​ປ່ອຍ​ຂໍ້​ມູນ​ຂ່າວ​ສານ​. • ອັບເດດວັນທີ ແລະຕົວເລກເວີຊັນ. •ການປັບປຸງເລັກນ້ອຍກັບ ການອອກແບບສັງເຄາະ Example ຕົວ​ເລກ​ໃນ​ ການອອກແບບສັງເຄາະ Example ຫົວຂໍ້.
2019.04.02	19.1		• ການເປີດຕົວໃນເບື້ອງຕົ້ນ.

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບສ່ວນຕິດຕໍ່ຄວາມຈໍາພາຍນອກ Intel Agilex FPGA IP Design Example ຄູ່ມືຜູ້ໃຊ້

ເອກະສານ / ຊັບພະຍາກອນ

intel UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example [pdf] ຄູ່ມືຜູ້ໃຊ້ UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example, UG-20219, External Memory Interfaces Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້