내용물 숨다
1 UG-20219 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Example
2 디자인 전amp외부 메모리 인터페이스 Intel Agilex™ FPGA IP에 대한 빠른 시작 가이드
3 합성 가능한 EMIF 설계 Ex 생성ample
4 디자인 전amp외부 메모리 인터페이스 Intel Agilex FPGA IP에 대한 설명
5 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Examp사용자 가이드 아카이브
6 외부 메모리 인터페이스 Intel Agilex FPGA IP Design Ex에 대한 문서 개정 내역ample 사용자 가이드
7 문서 / 리소스
7.1 참고문헌
8 관련 게시물

인텔 로고

UG-20219 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Example

UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp제품 외부 메모리 인터페이스 Intel® Agilex™ FPGA IP에 관하여

출시 정보

IP 버전은 Intel® Quartus® Prime Design Suite 소프트웨어 버전 v19.1까지와 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP 코어에는 새로운 IP 버전 관리 체계가 있습니다. IP 버전 관리 체계(XYZ) 번호는 소프트웨어 버전마다 변경됩니다. 다음 변경 사항:

  • X는 IP의 주요 개정판을 나타냅니다. Intel Quartus Prime 소프트웨어를 업데이트하는 경우 IP를 다시 생성해야 합니다.
  • Y는 IP에 새로운 기능이 포함되어 있음을 나타냅니다. 이러한 새로운 기능을 포함하도록 IP를 재생성하십시오.
  • Z는 IP에 사소한 변경이 포함되어 있음을 나타냅니다. 이러한 변경 사항을 포함하려면 IP를 재생성하십시오.
    목 설명
    IP 버전 2.4.2
    인텔 콰터스 프라임 21.2
    출시일 2021.06.21

디자인 전amp외부 메모리 인터페이스 Intel Agilex™ FPGA IP에 대한 빠른 시작 가이드

자동화된 디자인 exampIntel Agilex™ 외부 메모리 인터페이스에 대한 le flow를 사용할 수 있습니다. Generate ExampEx의 le Designs 버튼amp디자인 탭을 사용하면 합성 및 시뮬레이션 디자인을 지정하고 생성할 수 있습니다.ample file EMIF IP를 검증하는 데 사용할 수 있는 세트입니다. 설계 ex를 생성할 수 있습니다.ampIntel FPGA 개발 키트와 일치하는 le 또는 생성하는 EMIF IP에 사용할 수 있습니다. 디자인 ex를 사용할 수 있습니다.amp귀하의 평가를 돕기 위한 자료이거나 귀하 자신의 시스템을 위한 시작점으로 활용하시기 바랍니다.

일반 디자인 Examp르 워크플로우UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-1

EMIF 프로젝트 생성

Intel Quartus Prime 소프트웨어 버전 17.1 이상의 경우 EMIF IP 및 설계 예제를 생성하기 전에 Intel Quartus Prime 프로젝트를 만들어야 합니다.amp르.

  1. Intel Quatus Prime 소프트웨어를 실행하고 다음을 선택합니다. File ➤ 새 프로젝트 마법사. 다음을 클릭합니다. 디자인 Examp외부 메모리 인터페이스 Intel Agilex™ FPGA IP에 대한 빠른 시작 가이드
  2. 디렉토리를 지정하세요 ( ), Intel Quartus Prime 프로젝트의 이름( ), 및 최상위 디자인 엔터티 이름( )을 생성하려는 경우 다음을 클릭합니다.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-3
  3. 빈 프로젝트가 선택되었는지 확인합니다. 다음을 두 번 클릭합니다.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-4
  4. 제품군에서 Intel Agilex를 선택하세요.
  5. 이름 필터에서 장치 부품 번호를 입력합니다.
  6. 사용 가능한 장치에서 적절한 장치를 선택합니다.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-5
  7. 마침을 클릭합니다.

EMIF IP 생성 및 구성

다음 단계는 EMIF IP를 생성하고 구성하는 방법을 보여줍니다. 이 연습은 DDR4 인터페이스를 생성하지만 단계는 다른 프로토콜과 유사합니다. (이러한 단계는 IP Catalog(독립형) 흐름을 따릅니다. 대신 Platform Designer(시스템) 흐름을 사용하도록 선택하는 경우 단계는 유사합니다.)

  1. IP 카탈로그 창에서 외부 메모리 인터페이스 Intel Agilex FPGA IP를 선택합니다. (IP 카탈로그 창이 보이지 않으면 View ➤ IP 카탈로그.)UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-6
  2. IP 매개변수 편집기에서 EMIF IP의 엔티티 이름을 제공하십시오(여기서 제공하는 이름은 file IP 이름) 디렉토리를 지정합니다. 만들기를 클릭합니다.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-7
  3. 매개변수 편집기에는 EMIF 구현을 반영하도록 매개변수를 구성해야 하는 여러 개의 탭이 있습니다.

Intel Agilex EMIF 매개변수 편집기 지침
이 주제에서는 Intel Agilex EMIF IP 매개변수 편집기에서 탭을 매개변수화하는 방법에 대한 개략적인 지침을 제공합니다.

표 1. EMIF 매개변수 편집기 지침

매개변수 편집기 탭 가이드라인
일반적인 다음 매개변수가 올바르게 입력되었는지 확인하십시오.

• 장치의 속도 등급.

• 메모리 클록 주파수.

• PLL 기준 클록 주파수.
메모리 • 메모리 장치의 데이터 시트를 참조하여 매개변수를 입력하십시오. 메모리 꼬리표.

• ALERT# 핀의 특정 위치도 입력해야 합니다. (DDR4 메모리 프로토콜에만 적용됩니다.)
메모리 I/O • 초기 프로젝트 조사를 위해 다음의 기본 설정을 사용할 수 있습니다.

메모리 I/O 꼬리표.

• 고급 설계 검증을 위해 보드 시뮬레이션을 수행하여 최적의 종단 설정을 도출해야 합니다.
FPGA 입출력 • 초기 프로젝트 조사를 위해 다음의 기본 설정을 사용할 수 있습니다.

FPGA 입출력 꼬리표.

• 고급 설계 검증을 위해 관련 IBIS 모델로 보드 시뮬레이션을 수행하여 적절한 I/O 표준을 선택해야 합니다.
메모리 타이밍 • 초기 프로젝트 조사를 위해 다음의 기본 설정을 사용할 수 있습니다.

메모리 타이밍 꼬리표.

• 고급 설계 검증을 위해 메모리 장치의 데이터 시트에 따라 매개변수를 입력해야 합니다.
제어 장치 메모리 컨트롤러에 대해 원하는 구성 및 동작에 따라 컨트롤러 매개변수를 설정합니다.
진단 에서 매개변수를 사용할 수 있습니다. 진단 메모리 인터페이스 테스트 및 디버깅을 지원하는 탭.
Examp르 디자인 그만큼 Examp르 디자인 탭을 사용하면 디자인 ex를 생성할 수 있습니다.amp합성 및 시뮬레이션을 위한 파일. 생성된 디자인 examp파일은 EMIF IP와 메모리 인터페이스를 검증하기 위해 무작위 트래픽을 생성하는 드라이버로 구성된 완전한 EMIF 시스템입니다.

개별 매개변수에 대한 자세한 내용은 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드에서 해당 메모리 프로토콜에 대한 장을 참조하세요.

합성 가능한 EMIF 설계 Ex 생성ample

Intel Agilex 개발 키트의 경우 대부분의 Intel Agilex EMIF IP 설정을 기본값으로 두면 충분합니다. 합성 가능한 설계 ex를 생성하려면amp르, 다음 단계를 따르십시오.

  1. 엑스에서amp디자인 탭에서 합성 상자가 선택되어 있는지 확인합니다.
    • 단일 인터페이스를 구현하는 경우ample 디자인, EMIF IP 구성 및 클릭 File➤ 저장을 클릭하면 현재 설정을 사용자 IP 변형에 저장합니다. file ( .ip).UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-13
      • 전직을 구현하는 경우amp여러 인터페이스가 있는 le 디자인에서는 원하는 인터페이스 수에 IP 수를 지정합니다. 선택한 IP 수와 동일한 총 EMIF ID 수를 볼 수 있습니다. 다음 단계에 따라 각 인터페이스를 구성합니다.
    •  Cal-IP를 선택하여 인터페이스와 교정 IP의 연결을 지정합니다.
    • 모든 매개변수 편집기 탭에서 EMIF IP를 적절히 구성하세요.
    • Ex로 돌아가기amp디자인 탭을 클릭하고 원하는 EMIF ID에서 캡처를 클릭합니다.
    • 모든 EMIF ID에 대해 a~c 단계를 반복합니다.
    • 지우기 버튼을 클릭하면 캡처된 매개변수가 제거되고 EMIF IP를 변경하려면 a~c 단계를 반복합니다.
    • 딸깍 하는 소리 File➤ 저장을 클릭하면 현재 설정을 사용자 IP 변형에 저장합니다. file ( .ip).UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-9
  2. Ex 생성을 클릭합니다.amp창의 오른쪽 상단 모서리에 있는 디자인.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-10
  3. EMIF 디자인 ex에 대한 디렉토리 지정amp파일을 선택하고 확인을 클릭합니다. EMIF 디자인 ex의 성공적인 생성ample는 다음을 생성합니다. fileqii 디렉토리 아래에 설정하십시오.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-11
  4. 딸깍 하는 소리 File ➤ 종료를 클릭하여 IP Parameter Editor Pro 창을 종료합니다. 시스템에서 최근 변경 사항이 생성되지 않았습니다. 지금 생성하시겠습니까? 다음 흐름을 계속하려면 아니요를 클릭합니다.
  5. 전을 열려면ample 디자인, 클릭 File ➤ 프로젝트를 열고 탐색하세요. /ample_name>/qii/ed_synth.qpf를 클릭하고 열기를 클릭합니다.
    메모: 디자인 컴파일 및 프로그래밍에 대한 정보amp르, 참조하다
    Intel Agilex EMIF Design Ex 컴파일 및 프로그래밍amp르.

그림 4. 합성 가능한 디자인 Ex 생성ample File 구조

UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-12

2개 이상의 외부 메모리 인터페이스가 있는 시스템을 구성하는 방법에 대한 자세한 내용은 설계 예제 생성을 참조하세요.amp외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 다중 EMIF 인터페이스가 있는 le. 다중 인터페이스 디버깅에 대한 정보는 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 기존 디자인에서 EMIF 툴킷 활성화를 참조하십시오.

메모: 시뮬레이션 또는 합성 확인란을 선택하지 않으면 대상 디렉토리에는 Platform Designer 디자인만 포함됩니다. fileIntel Quartus Prime 소프트웨어에서 직접 컴파일할 수 없지만 다음이 가능한 s입니다. view 또는 Platform Designer에서 편집합니다. 이 상황에서는 다음 명령을 실행하여 합성 및 시뮬레이션을 생성할 수 있습니다. file 세트.

  • 컴파일 가능한 프로젝트를 생성하려면 대상 디렉토리에서 quartus_sh -t make_qii_design.tclscript를 실행해야 합니다.
  • 시뮬레이션 프로젝트를 생성하려면 대상 디렉터리에서 quartus_sh -t make_sim_design.tcl 스크립트를 실행해야 합니다.

메모: 디자인을 생성한 경우ample를 만든 다음 매개변수 편집기에서 변경 사항을 적용하려면 설계 ex를 다시 생성해야 합니다.amp변경 사항이 구현된 것을 보려면 le를 클릭하세요. 새로 생성된 디자인 example는 기존 디자인을 덮어쓰지 않습니다.ample files.

EMIF 디자인 Ex 생성amp시뮬레이션용 파일

Intel Agilex 개발 키트의 경우 대부분의 Intel Agilex EMIF IP 설정을 기본값으로 두면 충분합니다. 설계 ex를 생성하려면amp시뮬레이션을 위해 다음 단계를 따르세요.

  1. 엑스에서amp디자인 탭에서 시뮬레이션 상자가 선택되어 있는지 확인합니다. 또한 필요한 시뮬레이션 HDL 형식(Verilog 또는 VHDL)을 선택합니다.
  2. EMIF IP를 구성하고 클릭하세요 File ➤ 저장을 클릭하면 현재 설정을 사용자 IP 변형에 저장합니다. file ( .ip).
  3. Ex 생성을 클릭합니다.amp창의 오른쪽 상단 모서리에 있는 디자인.
  4. EMIF 디자인 ex에 대한 디렉토리 지정amp파일을 선택하고 확인을 클릭합니다. EMIF 디자인 ex의 성공적인 생성amp르가 여러 개 생성 file sim/ed_sim 디렉토리 아래에서 지원되는 다양한 시뮬레이터에 대해 설정합니다.
  5. 딸깍 하는 소리 File ➤ 종료를 클릭하여 IP Parameter Editor Pro 창을 종료합니다. 시스템에서 최근 변경 사항이 생성되지 않았습니다. 지금 생성하시겠습니까? 다음 흐름을 계속하려면 아니요를 클릭합니다.

생성된 시뮬레이션 설계 Example File 구조UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-15

메모: 외부 메모리 인터페이스 Intel Agilex FPGA IP는 현재 VCS, ModelSim/QuestaSim 및 Xcelium 시뮬레이터만 지원합니다. 추가 시뮬레이터 지원은 향후 릴리스에서 계획되어 있습니다.

메모: 시뮬레이션 또는 합성 확인란을 선택하지 않으면 대상 디렉토리에는 Platform Designer 디자인만 포함됩니다. fileIntel Quartus Prime 소프트웨어에서 직접 컴파일할 수 없지만 다음이 가능한 s입니다. view 또는 Platform Designer에서 편집합니다. 이 상황에서는 다음 명령을 실행하여 합성 및 시뮬레이션을 생성할 수 있습니다. file 세트.

  • 컴파일 가능한 프로젝트를 만들려면 대상 디렉터리에서 quartus_sh -t make_qii_design.tcl 스크립트를 실행해야 합니다.
  • 시뮬레이션 프로젝트를 생성하려면 대상 디렉터리에서 quartus_sh -t make_sim_design.tcl 스크립트를 실행해야 합니다.

메모: 디자인을 생성한 경우ample를 만든 다음 매개변수 편집기에서 변경 사항을 적용하려면 설계 ex를 다시 생성해야 합니다.amp변경 사항이 구현된 것을 보려면 le를 클릭하세요. 새로 생성된 디자인 example는 기존 디자인을 덮어쓰지 않습니다.ample files.

시뮬레이션 대 하드웨어 구현
외부 메모리 인터페이스 시뮬레이션의 경우 IP 생성 중에 진단 탭에서 보정 건너뛰기 또는 전체 보정을 선택할 수 있습니다.

EMIF 시뮬레이션 모델
이 표는 건너뛰기 교정과 전체 교정 모델의 특성을 비교합니다.

표 2. EMIF 시뮬레이션 모델: 교정 건너뛰기 대 전체 교정

보정 건너뛰기 전체 보정
사용자 로직에 초점을 맞춘 시스템 레벨 시뮬레이션. 보정에 초점을 맞춘 메모리 인터페이스 시뮬레이션.
보정 세부 정보는 캡처되지 않습니다. 모든 캡처tag교정의 es.
데이터를 저장하고 검색하는 기능이 있습니다. 레벨링, 비트별 디스큐 등을 포함합니다.
정확한 효율성을 나타냅니다.
보드 스큐를 고려하지 않습니다.

RTL 시뮬레이션 대 하드웨어 구현
이 표는 EMIF 시뮬레이션과 하드웨어 구현 간의 주요 차이점을 강조 표시합니다.

표 3. EMIF RTL 시뮬레이션 대 하드웨어 구현

RTL 시뮬레이션 하드웨어 구현
Nios® 초기화 및 보정 코드는 병렬로 실행됩니다. Nios 초기화 및 보정 코드는 순차적으로 실행됩니다.
인터페이스는 시뮬레이션에서 동시에 cal_done 신호를 주장합니다. 피팅 작업은 교정 순서를 결정하고 인터페이스는 cal_done을 동시에 어설션하지 않습니다.

설계 애플리케이션의 트래픽 패턴을 기반으로 RTL 시뮬레이션을 실행해야 합니다. RTL 시뮬레이션은 RTL 시뮬레이션과 하드웨어 구현 간의 대기 시간 불일치를 유발할 수 있는 PCB 트레이스 지연을 모델링하지 않습니다.

 ModelSim으로 외부 메모리 인터페이스 IP 시뮬레이션
이 절차는 EMIF 설계 ex를 시뮬레이션하는 방법을 보여줍니다.amp르.

  1. Mentor Graphics* ModelSim 소프트웨어를 실행하고 다음을 선택합니다. File ➤ 디렉토리 변경. 생성된 디자인 ex 내에서 sim/ed_sim/mentor 디렉토리로 이동합니다.amp르 폴더.
  2. Transcript 창이 화면 하단에 표시되는지 확인합니다. 성적표 창이 보이지 않으면 을 클릭하여 표시합니다. View ➤ 성적표.
  3. Transcript 창에서 source msim_setup.tcl을 실행합니다.
  4. 원본 msim_setup.tcl 실행이 완료되면 Transcript 창에서 ld_debug를 실행합니다.
  5. ld_debug 실행이 완료되면 개체 창이 표시되는지 확인합니다. 개체 창이 보이지 않으면 를 클릭하여 표시합니다. View ➤ 객체.
  6. Objects 창에서 마우스 오른쪽 버튼을 클릭하고 Add Wave를 선택하여 시뮬레이션하려는 신호를 선택합니다.
  7. 시뮬레이션할 신호 선택을 마친 후 Transcript 창에서 run -all을 실행합니다. 시뮬레이션은 완료될 때까지 실행됩니다.
  8. 시뮬레이션이 보이지 않으면 View ➤ 웨이브.

Intel Agilex EMIF IP용 핀 배치
이 항목에서는 핀 배치에 대한 지침을 제공합니다.

위에view
Intel Agilex FPGA의 구조는 다음과 같습니다.

  • 각 장치에는 최대 8개의 I/O 뱅크가 포함됩니다.
  • 각 I/O 뱅크에는 2개의 하위 I/O 뱅크가 포함되어 있습니다.
  • 각 하위 I/O 뱅크에는 4개의 레인이 있습니다.
  • 각 레인에는 12개의 범용 I/O(GPIO) 핀이 있습니다.

일반 핀 지침
일반적인 핀 가이드라인은 다음과 같습니다.

메모: 더 자세한 핀 정보는 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 외부 메모리 프로토콜에 대한 프로토콜별 장에서 Intel Agilex FPGA EMIF IP 핀 및 리소스 계획 섹션을 참조하세요.

  • 지정된 외부 메모리 인터페이스의 핀이 동일한 I/O 행 내에 있는지 확인하세요.
  • 여러 뱅크에 걸쳐 있는 인터페이스는 다음 요구 사항을 충족해야 합니다.
    •  뱅크는 서로 인접해야 합니다. 인접 뱅크에 대한 정보는 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 EMIF 아키텍처: I/O 뱅크 주제를 참조하십시오.
  •  모든 주소와 명령 및 관련 핀은 단일 하위 뱅크 내에 있어야 합니다.
  • 주소, 명령 및 데이터 핀은 다음 조건에서 하위 뱅크를 공유할 수 있습니다.
    • 주소와 명령 및 데이터 핀은 I/O 레인을 공유할 수 없습니다.
    • 주소 및 명령 뱅크의 사용되지 않는 I/O 레인에만 데이터 핀이 포함될 수 있습니다.

표 4. 일반 핀 제약

신호 유형 강제
데이터 스트로브 DQ 그룹에 속하는 모든 신호는 동일한 I/O 레인에 있어야 합니다.
데이터 관련 DQ 핀은 동일한 I/O 레인에 있어야 합니다. 양방향 데이터 라인을 지원하지 않는 프로토콜의 경우 읽기 신호는 쓰기 신호와 별도로 그룹화해야 합니다.
주소 및 명령 주소 및 명령 핀은 I/O 하위 뱅크 내의 미리 정의된 위치에 있어야 합니다.

메모: 더 자세한 핀 정보는 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 외부 메모리 프로토콜에 대한 프로토콜별 장에서 Intel Agilex FPGA EMIF IP 핀 및 리소스 계획 섹션을 참조하세요.

  • 지정된 외부 메모리 인터페이스의 핀이 동일한 I/O 행 내에 있는지 확인하세요.
  • 여러 뱅크에 걸쳐 있는 인터페이스는 다음 요구 사항을 충족해야 합니다.
    • 뱅크는 서로 인접해야 합니다. 인접 뱅크에 대한 정보는 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 EMIF 아키텍처: I/O 뱅크 주제를 참조하십시오.
  • 모든 주소와 명령 및 관련 핀은 단일 하위 뱅크 내에 있어야 합니다.
  • 주소, 명령 및 데이터 핀은 다음 조건에서 하위 뱅크를 공유할 수 있습니다.
    • 주소와 명령 및 데이터 핀은 I/O 레인을 공유할 수 없습니다.
    • 주소 및 명령 뱅크의 사용되지 않는 I/O 레인에만 데이터 핀이 포함될 수 있습니다.

디자인 생성 ExampTG 구성 옵션이 있는 le

생성된 EMIF 설계 example에는 트래픽 생성기 블록(TG)이 포함됩니다. 기본적으로 디자인 example는 하드코딩된 트래픽 패턴을 다시 시작하기 위해서만 재설정할 수 있는 간단한 TG 블록(altera_tg_avl)을 사용합니다. 필요한 경우 대신 구성 가능한 트래픽 생성기(TG2)를 활성화하도록 선택할 수 있습니다. 구성 가능한 트래픽 생성기(TG2)(altera_tg_avl_2)에서 제어 레지스터를 통해 실시간으로 트래픽 패턴을 구성할 수 있습니다. 즉, 트래픽 패턴을 변경하거나 다시 시작하기 위해 디자인을 다시 컴파일할 필요가 없습니다. 이 트래픽 생성기는 EMIF 제어 인터페이스에서 보내는 트래픽 유형을 세부적으로 제어할 수 있습니다. 또한 자세한 실패 정보가 포함된 상태 레지스터를 제공합니다.

설계 Ex에서 트래픽 생성기 활성화ample

EMIF 매개변수 편집기의 진단 탭에서 구성 가능한 트래픽 생성기를 활성화할 수 있습니다. 구성 가능한 트래픽 생성기를 활성화하려면 진단 탭에서 구성 가능한 Avalon 트래픽 생성기 2.0 사용을 켭니다.

그림 6.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-16

  • 기본 트래픽 패턴을 비활성화하도록 선택할 수 있습니다.tage 또는 사용자가 구성한 트래픽 stage, 하지만 적어도 하나는 있어야 합니다.tage 활성화됨. 이러한 s에 대한 정보는tag자세한 내용은 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 기본 트래픽 패턴 및 사용자 구성 트래픽 패턴을 참조하세요.
  • TG2 테스트 기간 매개변수는 기본 트래픽 패턴에만 적용됩니다. 테스트 기간을 짧음, 중간 또는 무한으로 선택할 수 있습니다.
  • TG2 구성 인터페이스 모드 매개변수에 대해 두 가지 값 중 하나를 선택할 수 있습니다.
    • JTAG: 시스템 콘솔에서 GUI를 사용할 수 있습니다. 자세한 내용은 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 Traffic Generator Configuration Interface를 참조하십시오.
    • 내보내다: 사용자 정의 RTL 로직을 사용하여 트래픽 패턴을 제어할 수 있습니다.

디자인 Ex 사용ampEMIF 디버그 툴킷을 사용한 le

EMIF 디버그 툴킷을 실행하기 전에 프로그래밍을 사용하여 장치를 구성했는지 확인하십시오. file EMIF 디버그 툴킷이 활성화되어 있습니다. EMIF 디버그 툴킷을 시작하려면 다음 단계를 따르세요.

  1. Intel Quartus Prime 소프트웨어에서 도구 ➤ 시스템 디버깅 도구 ➤ 시스템 콘솔을 선택하여 시스템 콘솔을 엽니다.
  2. [프로젝트가 이미 Intel Quartus Prime 소프트웨어에서 열려 있는 경우 이 단계를 건너뜁니다.] 시스템 콘솔에서 SRAM 개체를 로드합니다. file (.sof) 보드를 프로그래밍한 파일(외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 EMIF 디버그 툴킷 사용을 위한 전제 조건에 설명되어 있음).
  3. 디버깅할 인스턴스를 선택합니다.
  4. 설계 Ex 생성에 설명된 대로 EMIF 교정 디버깅을 위해 EMIF 교정 디버그 툴킷을 선택하십시오.amp교정 디버그 옵션이 있는 le. 또는 설계 Ex 생성에서 설명한 대로 트래픽 생성기 디버깅을 위해 EMIF TG 구성 툴킷을 선택합니다.ampTG 구성 옵션을 사용합니다.
  5. 도구 키트 열기를 클릭하여 메인을 엽니다. view EMIF 디버그 툴킷의UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-17UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-18
  6. 프로그래밍된 설계에 여러 EMIF 인스턴스가 있는 경우 열(J 경로)을 선택합니다.TAG 툴킷을 활성화할 EMIF 인스턴스의 마스터) 및 메모리 인터페이스 ID입니다.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-19
  7. 인터페이스 활성화를 클릭하면 툴킷이 인터페이스 매개변수와 보정 상태를 읽을 수 있습니다.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-20
  8. 한 번에 하나의 인터페이스를 디버깅해야 합니다. 따라서 디자인에서 다른 인터페이스에 연결하려면 먼저 현재 인터페이스를 비활성화해야 합니다.

다음은 예입니다amp각각 EMIF Calibration Debug Toolkit과 EMIF TG Configuration Toolkit의 보고서입니다.UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-22UG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-23

메모: 교정 디버깅에 대한 자세한 내용은 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 외부 메모리 인터페이스 디버그 툴킷을 사용한 디버깅을 참조하세요.

메모: 트래픽 생성기 디버깅에 대한 자세한 내용은 외부 메모리 인터페이스 Intel Agilex FPGA IP 사용자 가이드의 트래픽 생성기 구성 사용자 인터페이스를 참조하세요.

디자인 전amp외부 메모리 인터페이스 Intel Agilex FPGA IP에 대한 설명

EMIF IP를 매개변수화하고 생성할 때 시스템이 시뮬레이션 및 합성을 위한 디렉토리를 생성하도록 지정할 수 있습니다. file 설정하고 생성 file 자동으로 설정합니다. Ex에서 Simulation 또는 Synthesis를 선택하면amp르 디자인 File엑스에 samp디자인 탭에서 시스템이 완전한 시뮬레이션을 생성합니다. file 세트 또는 완전한 합성 file 선택에 따라 설정합니다.

합성 설계 Example
합성 디자인 예ample에는 아래 그림에 표시된 주요 블록이 포함되어 있습니다.

  • 합성 가능한 Avalon®-MM ex인 트래픽 생성기amp매개변수화된 수의 주소에 대한 읽기 및 쓰기의 유사 무작위 패턴을 구현하는 파일 드라이버. 또한 트래픽 생성기는 메모리에서 읽은 데이터를 모니터링하여 기록된 데이터와 일치하는지 확인하고 그렇지 않으면 오류를 선언합니다.
  • 다음을 포함하는 메모리 인터페이스의 인스턴스:
    • Avalon-MM 인터페이스와 AFI 인터페이스 사이를 중재하는 메모리 컨트롤러.
    • 읽기 및 쓰기 작업을 수행하기 위해 메모리 컨트롤러와 외부 메모리 장치 간의 인터페이스 역할을 하는 PHY.

그림 7. 합성 설계 ExampleUG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-24

메모: PLL 공유 모드, DLL 공유 모드 또는 OCT 공유 모드 매개변수 중 하나 이상이 공유 안 함 이외의 값으로 설정된 경우 합성 설계 example에는 두 개의 트래픽 생성기/메모리 인터페이스 인스턴스가 포함됩니다. 두 개의 트래픽 생성기/메모리 인터페이스 인스턴스는 매개변수 설정에서 정의한 대로 공유 PLL/DLL/OCT 연결로만 관련됩니다. 트래픽 생성기/메모리 인터페이스 인스턴스는 사용자 고유의 디자인에서 이러한 연결을 만드는 방법을 보여줍니다.

시뮬레이션 설계 Example
시뮬레이션 설계 예ample에는 다음 그림에 표시된 주요 블록이 포함되어 있습니다.

  • 합성 설계의 예amp이전 섹션에서 설명한 대로 합성 설계 example에는 트래픽 생성기, 교정 구성 요소 및 메모리 인터페이스 인스턴스가 포함되어 있습니다. 이러한 블록은 빠른 시뮬레이션에 적합한 경우 추상 시뮬레이션 모델로 기본 설정됩니다.
  • 메모리 프로토콜 사양을 준수하는 일반 모델 역할을 하는 메모리 모델. 종종 메모리 공급업체는 특정 메모리 구성 요소에 대한 시뮬레이션 모델을 제공하며 이는 해당 공급업체에서 다운로드할 수 있습니다. web사이트.
  • 외부 메모리 인터페이스 IP 및 트래픽 생성기의 상태 신호를 모니터링하여 전반적인 통과 또는 실패 조건을 알리는 상태 검사기.

그림 10. 시뮬레이션 설계 ExampleUG-20219-외부-메모리-인터페이스-인텔-Agilex-FPGA-IP-디자인-Examp르-피그-25

Examp디자인 인터페이스 탭
매개변수 편집기에는 Ex가 포함되어 있습니다.amp디자인을 매개변수화하고 생성할 수 있는 디자인 탭amp레.

외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Examp사용자 가이드 아카이브

IP 버전은 Intel Quartus Prime Design Suite 소프트웨어 버전 v19.1까지와 동일합니다. Intel Quartus Prime Design Suite 소프트웨어 버전 19.2 이상부터 IP는 새로운 IP 버전 체계를 갖습니다. IP 코어 버전이 나열되지 않은 경우 이전 IP 코어 버전에 대한 사용자 가이드가 적용됩니다.

IP 코어 버전 사용자 가이드
2.4.0 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Examp사용자 가이드 아카이브
2.3.0 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Examp사용자 가이드 아카이브
2.3.0 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Examp사용자 가이드 아카이브
2.1.0 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Examp사용자 가이드 아카이브
19.3 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Examp사용자 가이드 아카이브

외부 메모리 인터페이스 Intel Agilex FPGA IP Design Ex에 대한 문서 개정 내역ample 사용자 가이드

문서 버전 인텔 Quatus 프라임 버전 IP 버전 변화
2021.06.21 21.2 2.4.2 에서 디자인 전ample 빠른 시작 장:

• 메모를 추가했습니다. Intel Agilex EMIF Design Ex 컴파일 및 프로그래밍ample 주제.

• 제목을 수정했습니다. 디자인 생성 Examp교정 디버그 옵션이 있는 le 주제.

• 다음을 추가했습니다. 디자인 생성 ExampTG 구성 옵션이 있는 le 그리고 설계 Ex에서 트래픽 생성기 활성화ample 주제.

• 2, 3 및 4단계를 수정하고 여러 그림을 업데이트했으며 다음 사항에 대한 참고 사항을 추가했습니다. 디자인 Ex 사용ampEMIF 디버그 툴킷을 사용한 le 주제.
2021.03.29 21.1 2.4.0 에서 디자인 전ample 빠른 시작 장:

• 메모를 추가했습니다. 합성 가능한 EMIF 설계 Ex 생성ample 그리고 EMIF 디자인 Ex 생성amp시뮬레이션용 파일 주제.

• 업데이트 File 구조도의 EMIF 디자인 Ex 생성amp시뮬레이션용 파일 주제.
2020.12.14 20.4 2.3.0 에서 디자인 전ample 빠른 시작 장에서 다음과 같은 변경을 했습니다:

• 업데이트 합성 가능한 EMIF 설계 Ex 생성ample 주제에는 다중 EMIF 설계가 포함됩니다.

• 3단계의 그림을 업데이트했습니다. EMIF 디자인 Ex 생성amp시뮬레이션용 파일 주제.
2020.10.05 20.3 2.3.0 에서 디자인 전amp빠른 시작 가이드 장에서 다음과 같은 변경을 했습니다:

• 안에 EMIF 프로젝트 생성6단계에서 이미지를 업데이트했습니다.

• 안에 합성 가능한 EMIF 설계 Ex 생성ample3단계에서 수치를 업데이트했습니다.

• 안에 EMIF 디자인 Ex 생성amp시뮬레이션용 파일3단계에서 수치를 업데이트했습니다.

• 안에 시뮬레이션 대 하드웨어 구현, 두 번째 표의 사소한 오타를 수정했습니다.

• 안에 디자인 Ex 사용ampEMIF 디버그 툴킷을 사용한 le, 6단계를 수정하고 7단계와 8단계를 추가했습니다.
계속되는…
문서 버전 인텔 Quatus 프라임 버전 IP 버전 변화
2020.04.13 20.1 2.1.0 • 에서 에 대한 챕터에서 테이블을 수정했습니다.

출시 정보 주제.

• 에서 디자인 전amp빠른 시작 가이드

장:

— 수정된 단계 7 및 관련 이미지, 합성 가능한 EMIF 설계 Ex 생성ample 주제.

— 수정되었습니다 디자인 Ex 생성amp디버그 옵션이 있는 le 주제.

— 수정되었습니다 디자인 Ex 사용ampEMIF 디버그 툴킷을 사용한 le 주제.
2019.12.16 19.4 2.0.0 • 에서 디자인 전ample 빠른 시작 장:

— 6단계의 그림을 업데이트했습니다.

EMIF 프로젝트 생성 주제.

— 4단계의 그림을 업데이트했습니다. 합성 가능한 EMIF 설계 Ex 생성ample 주제.

— 4단계의 그림을 업데이트했습니다. EMIF 디자인 Ex 생성amp시뮬레이션용 파일 주제.

— 수정된 단계 5 EMIF 디자인 Ex 생성amp시뮬레이션용 파일 주제.

— 수정되었습니다 일반 핀 지침 그리고 인접한 은행 섹션 Intel Agilex EMIF IP용 핀 배치 주제.
2019.10.18 19.3   • 에서 EMIF 프로젝트 생성 주제, 6번째 항목으로 이미지를 업데이트했습니다.

• 에서 EMIF IP 생성 및 구성

주제, 1단계의 그림을 업데이트했습니다.

• 표에서 Intel Agilex EMIF 매개변수 편집기 지침 주제, 설명을 변경했습니다. 판자 꼬리표.

• 에서 합성 가능한 EMIF 설계 Ex 생성ample 그리고 EMIF 디자인 Ex 생성amp시뮬레이션용 파일 주제별로 3단계의 이미지를 업데이트했습니다.

• 에서 EMIF 디자인 Ex 생성amp시뮬레이션용 파일 주제, 업데이트됨 생성된 시뮬레이션 설계 Example File 구조 그림을 그리고 그림 뒤의 주석을 수정했습니다.

• 에서 합성 가능한 EMIF 설계 Ex 생성ample 주제에 여러 인터페이스에 대한 단계와 그림을 추가했습니다.
2019.07.31 19.2 1.2.0 • 추가됨 외부 메모리 인터페이스 Intel Agilex FPGA IP에 대하여 챕터 및 출시 정보.

• 업데이트된 날짜 및 버전 번호.

• 사소한 향상 합성 설계 Example 그림에서 합성 설계 Example 주제.
2019.04.02 19.1   • 초판.

외부 메모리 인터페이스 Intel Agilex FPGA IP Design Ex에 대한 문서 개정 내역ample 사용자 가이드

문서 / 리소스

인텔 UG-20219 외부 메모리 인터페이스 인텔 Agilex FPGA IP 디자인 Example [PDF 파일] 사용자 가이드
UG-20219 외부 메모리 인터페이스 Intel Agilex FPGA IP 디자인 Example, UG-20219, 외부 메모리 인터페이스 Intel Agilex FPGA IP 설계 Example, 인터페이스 Intel Agilex FPGA IP 디자인 Examp즉, Agilex FPGA IP 디자인 Example

참고문헌

관련 게시물

댓글을 남겨주세요

이메일 주소는 공개되지 않습니다. 필수 항목은 표시되어 있습니다. *