UG-20219 Fifandraisana fitadidiana ivelany Intel Agilex FPGA IP Design Example
Momba ny Interfaces fitadidiana ivelany Intel® Agilex™ FPGA IP
Famoahana vaovao
Ny dikan-teny IP dia mitovy amin'ny dikan'ny rindrambaiko Intel® Quartus® Prime Design Suite hatramin'ny v19.1. Avy amin'ny rindrankajy Intel Quartus Prime Design Suite version 19.2 na aoriana, manana rafitra fanokafana IP vaovao ny cores IP. Miova ny laharan'ny IP versioning scheme (XYZ) avy amin'ny version software iray mankany amin'ny iray hafa. Fiovana amin'ny:
- X dia manondro fanavaozana lehibe ny IP. Raha manavao ny rindrambaiko Intel Quartus Prime ianao dia tsy maintsy mamerina ny IP.
- Y dia manondro fa misy endri-javatra vaovao ny IP. Avereno amboary ny IP-nao mba hampidirana ireo endri-javatra vaovao ireo.
- Z dia manondro fa misy fiovana kely ny IP. Avereno indray ny IP-nao mba hampidirana ireo fanovana ireo.
zavatra Description IP Version 2.4.2 Intel Quartus Prime 21.2 Daty namoahana 2021.06.21
Design Exampny Torolàlana fanombohana haingana ho an'ny rindran-damina ivelany Intel Agilex™ FPGA IP
Famolavolana mandeha ho azy exampAzo alaina ho an'ny interface tsara fahatsiarovana ivelany Intel Agilex™. Ny Generate Example bokotra Designs eo amin'ny Example Designs tab dia ahafahanao mamaritra sy mamorona ny synthesis sy simulation design example file izay azonao ampiasaina hanamarina ny EMIF IP anao. Afaka mamorona ex design ianaoampizay mifanaraka amin'ny kitapom-pampandrosoana Intel FPGA, na ho an'ny IP EMIF izay vokarinao. Azonao atao ny mampiasa ny design example hanampy anao amin'ny fanombanana, na ho fanombohana ny rafitrao manokana.
General Design Example Workflows
Mamorona tetikasa EMIF
Ho an'ny rindrambaiko Intel Quartus Prime version 17.1 sy aoriana, dia tsy maintsy mamorona tetikasa Intel Quartus Prime ianao alohan'ny hamoahana ny IP EMIF sy ny endrika taloha.ample.
- Sokafy ny rindrambaiko Intel Quartus Prime ary safidio File ➤ Tetikasa vaovao. Tsindrio Manaraka. Design Exampny Torolàlana fanombohana haingana ho an'ny rindran-damina ivelany Intel Agilex™ FPGA IP
- Mametraha lahatahiry iray ( ), anarana ho an'ny tetikasa Intel Quartus Prime ( ), ary anarana enti-mody ambony indrindra ( ) izay tianao hoforonina. Tsindrio Manaraka.
- Hamarino fa voafantina ny Empty Project. Tsindrio indroa manaraka.
- Eo ambanin'ny Family, mifidiana Intel Agilex.
- Eo ambanin'ny sivana anarana, soraty ny laharan'ny ampahany amin'ny fitaovana.
- Eo ambanin'ny fitaovana misy, safidio ny fitaovana mety.
- Tsindrio Finish.
Mamorona sy manamboatra ny EMIF IP
Ireto dingana manaraka ireto dia mampiseho ny fomba hamoronana sy hanitsiana ny IP EMIF. Ity dingana ity dia mamorona interface tsara DDR4, fa ny dingana dia mitovy amin'ny protocols hafa. (Ireo dingana ireo dia manaraka ny fikorianan'ny IP Catalog (mitokana); raha misafidy ny hampiasa ny fikorianan'ny Platform Designer (rafitra) ianao, dia mitovy ny dingana.)
- Ao amin'ny varavarankely IP Catalog, mifidiana External Memory Interfaces Intel Agilex FPGA IP. (Raha tsy hita ny varavarankely IP Catalog, safidio View ➤ IP Catalog.)
- Ao amin'ny IP Parameter Editor, omeo anarana enti-manana ny EMIF IP (ny anarana omenao eto dia lasa file anarana ho an'ny IP) ary manendry lahatahiry iray. Tsindrio Create.
- Ny tonian-dahatsoratry ny parameter dia manana tabilao maromaro tsy maintsy amboarinao ny masontsivana mba hanehoana ny fampiharana EMIF anao.
Torolàlana ho an'ny tonian-dahatsoratra parametera Intel Agilex EMIF
Ity lohahevitra ity dia manome tari-dalana avo lenta amin'ny famaritana ny tabilao ao amin'ny tonian-dahatsoratra Intel Agilex EMIF IP.
Tabilao 1. Torolàlana ho an'ny Tonian'ny Parameter EMIF
| Parameter Editor Tab | Guidelines |
| General | Ataovy azo antoka fa ampidirina tsara ireto paramètre ireto:
• Ny haavon'ny hafainganam-pandeha ho an'ny fitaovana. • Ny famantaran'ny famantaranandro fitadidiana. • Ny famantaran'ny famantaranandro fanondro PLL. |
| fahatsiarovana | • Jereo ny takelaka data ho an'ny fitadidianao mba hampidirana ny mari-pamantarana ao amin'ny fahatsiarovana tabilao.
• Tokony hiditra toerana manokana ho an'ny PIN ALERT# koa ianao. (Mihatra amin'ny protocole fahatsiarovana DDR4 ihany.) |
| Mem I/O | • Ho an'ny fanadihadiana momba ny tetikasa voalohany, azonao atao ny mampiasa ny firafitry ny default amin'ny
Mem I/O tabilao. • Ho an'ny fanamarinana ny famolavolana mandroso dia tokony hanao simulation amin'ny solaitrabe ianao mba hahazoana fika fampitsaharana tsara indrindra. |
| FPGA I/O | • Ho an'ny fanadihadiana momba ny tetikasa voalohany, azonao atao ny mampiasa ny firafitry ny default amin'ny
FPGA I/O tabilao. • Ho an'ny fanamarinana famolavolana mandroso dia tokony hanao simulation board miaraka amin'ireo modely IBIS mifandraika ianao mba hisafidianana ny fenitra I/O mety. |
| Mem Timing | • Ho an'ny fanadihadiana momba ny tetikasa voalohany, azonao atao ny mampiasa ny firafitry ny default amin'ny
Mem Timing tabilao. • Ho an'ny fanamarinana ny famolavolana mandroso dia tokony hampiditra masontsivana araka ny taratasin'ny fitadidianao ianao. |
| -maso | Mametraha ny mari-pamantarana mpanara-maso araka ny fikirakirana sy fitondran-tena tianao ho an'ny mpanara-maso ny fitadidianao. |
| Diagnostika | Azonao atao ny mampiasa ny parameter amin'ny Diagnostika vakizoro mba hanampiana amin'ny fitiliana sy ny debug ny interface tsara fahatsiarovanao. |
| Example Designs | ny Example Designs Ny tabilao dia ahafahanao mamorona endrika examples ho an'ny synthesis sy ho an'ny simulation. Ny endrika noforonina example dia rafitra EMIF feno ahitana ny EMIF IP sy mpamily izay miteraka fifamoivoizana kisendrasendra mba hanamarinana ny interface tsara fahatsiarovana. |
Raha mila fanazavana amin'ny antsipiriany momba ny masontsivana tsirairay, dia jereo ny toko mifanentana amin'ny protocole fitadidianao ao amin'ny Torolàlan'ny mpampiasa IP Intel Agilex FPGA External Memory Interfaces.
Mamorona ny EMIF Design Example
Ho an'ny kitapom-pampandrosoana Intel Agilex, dia ampy ny mamela ny ankamaroan'ny Intel Agilex EMIF IP fikandrana amin'ny sandany mahazatra. Mba hamoronana ny endrika synthesizable example, araho ireto dingana ireto:
- Ao amin'ny Example Designs tab, ho azo antoka fa voamarika ny boaty Synthesis.
- Raha mampihatra ny interface tokana example design, amboary ny IP EMIF ary tsindrio File➤ Tehirizo mba hitahiry ny toerana misy ankehitriny ao amin'ny fiovaovan'ny IP mpampiasa file ( .ip).
- Raha mampihatra ex ianaoample design miaraka amin'ny interface maro, mamaritra ny isan'ny IP amin'ny isan'ny interface tsara. Azonao atao ny mahita ny totalin'ny ID EMIF mitovy amin'ny isan'ny IP voafantina. Araho ireto dingana ireto mba handrindrana ny interface tsirairay:
- Safidio ny Cal-IP mba hamaritana ny fifandraisan'ny interface amin'ny IP Calibration.
- Ampifanaraho araka izany ny IP EMIF ao amin'ny tabilao Parameter Editor rehetra.
- Hiverina any amin'ny Eksample Design tab ary tsindrio Capture amin'ny ID EMIF tianao.
- Avereno ny dingana a hatramin'ny c ho an'ny ID EMIF rehetra.
- Azonao atao ny manindry ny bokotra Clear mba hanesorana ireo mari-pamantarana voasambotra ary hamerina ny dingana a hatramin'ny c mba hanovana ny IP EMIF.
- tsindrio File➤ Tehirizo mba hitahiry ny toerana misy ankehitriny ao amin'ny fiovaovan'ny IP mpampiasa file ( .ip).
- Raha mampihatra ny interface tokana example design, amboary ny IP EMIF ary tsindrio File➤ Tehirizo mba hitahiry ny toerana misy ankehitriny ao amin'ny fiovaovan'ny IP mpampiasa file ( .ip).
- Tsindrio Generate Example Design eo amin'ny zoro ambony havanana amin'ny varavarankely.
- Manondro lahatahiry ho an'ny endrika EMIF example ary tsindrio OK. Generation mahomby amin'ny endrika EMIF example mamorona ireto manaraka ireto filenapetraka eo ambanin'ny lahatahiry qii.
- tsindrio File ➤ Mivoaha hivoaka ny varavarankely IP Parameter Editor Pro. Manome baiko ny rafitra, Tsy mbola nisy fiovana vao haingana. Mamorona izao? Kitiho ny Tsia raha hanohy ny fikoriana manaraka.
- Hanokatra ny example design, tsindrio File ➤ Sokafy ny tetikasa, ary mandehana mankany amin'ny /ample_name>/qii/ed_synth.qpf ary tsindrio Open.
Fanamarihana: Ho fampahalalana momba ny fanangonana sy fandaharana ny famolavolana example, manondro
Manangona sy manomana ny Intel Agilex EMIF Design Example.
Sary 4. Famolavolana Synthesizable Example File FIRAFITRA
Raha mila fanazavana momba ny fananganana rafitra misy fifandraisana fitadidiana ivelany roa na maromaro, jereo ny Mamorona Design Exampmiaraka amin'ny Interfaces EMIF Multiple, ao amin'ny Interfaces External Memory Interfaces Intel Agilex FPGA IP User Guide. Raha mila fanazavana momba ny debugging interface maro, jereo ny Fampandehanana ny EMIF Toolkit amin'ny endrika efa misy, ao amin'ny External Memory Interfaces Intel Agilex FPGA IP User Guide.
Fanamarihana: Raha tsy misafidy ny boaty fanamarihan'ny Simulation na Synthesis ianao, dia tsy misy afa-tsy endrika Designer Platform ny lahatahiry haleha files, izay tsy atambatra amin'ny rindrambaiko Intel Quartus Prime mivantana, fa azonao atao view na ovay ao amin'ny Platform Designer. Amin'ity toe-javatra ity dia azonao atao ny manatanteraka ireto baiko manaraka ireto mba hamoronana synthesis sy simulation file sets.
- Mba hamoronana tetikasa azo amboarina dia tsy maintsy mihazakazaka ny quartus_sh -t make_qii_design.tclscript ianao ao amin'ny lahatahiry toerana.
- Mba hamoronana tetik'asa simulation dia tsy maintsy mandeha ny script quartus_sh -t make_sim_design.tcl ao amin'ny lahatahiry toerana.
Fanamarihana: Raha namorona drafitra ex ianaoample ary avy eo manaova fanovana ao amin'ny tonian-dahatsoratry ny parameter, tsy maintsy averinao indray ny endrika example mba hahita ny fanovana nataonao. Ny endrika vaovao novokarina example tsy misolo ny design efa misy example files.
Mamorona ny EMIF Design Example for Simulation
Ho an'ny kitapom-pampandrosoana Intel Agilex, dia ampy ny mamela ny ankamaroan'ny Intel Agilex EMIF IP fikandrana amin'ny sandany mahazatra. Mba hamoronana ny drafitra exampho an'ny simulation, araho ireto dingana ireto:
- Ao amin'ny Example Designs tab, ho azo antoka fa voamarika ny boaty Simulation. Fidio koa ny endrika Simulation HDL ilaina, na Verilog na VHDL.
- Ampifanaraho ny IP EMIF ary tsindrio File ➤ Tehirizo mba hitahiry ny toerana misy ankehitriny ao amin'ny fiovaovan'ny IP mpampiasa file ( .ip).
- Tsindrio Generate Example Design eo amin'ny zoro ambony havanana amin'ny varavarankely.
- Manondro lahatahiry ho an'ny endrika EMIF example ary tsindrio OK. Generation mahomby amin'ny endrika EMIF example mamorona maromaro file napetraka ho an'ny simulator tohana isan-karazany, eo ambanin'ny lahatahiry sim/ed_sim.
- tsindrio File ➤ Mivoaha hivoaka ny varavarankely IP Parameter Editor Pro. Manome baiko ny rafitra, Tsy mbola nisy fiovana vao haingana. Mamorona izao? Kitiho ny Tsia raha hanohy ny fikoriana manaraka.
Famolavolana Simulation Natsangana Example File FIRAFITRA
Fanamarihana: Ny Interface Fahatsiarovana ivelany Intel Agilex FPGA IP dia tsy manohana afa-tsy ny simulator VCS, ModelSim/QuestaSim, ary Xcelium. Fanohanana simulator fanampiny dia nomanina amin'ny famoahana ho avy.
Fanamarihana: Raha tsy misafidy ny boaty fanamarihan'ny Simulation na Synthesis ianao, dia tsy misy afa-tsy endrika Designer Platform ny lahatahiry haleha files, izay tsy atambatra amin'ny rindrambaiko Intel Quartus Prime mivantana, fa azonao atao view na ovay ao amin'ny Platform Designer. Amin'ity toe-javatra ity dia azonao atao ny manatanteraka ireto baiko manaraka ireto mba hamoronana synthesis sy simulation file sets.
- Mba hamoronana tetikasa azo atambatra dia tsy maintsy mampandeha ny script quartus_sh -t make_qii_design.tcl ianao ao amin'ny lahatahiry toerana.
- Mba hamoronana tetik'asa simulation dia tsy maintsy mandeha ny script quartus_sh -t make_sim_design.tcl ao amin'ny lahatahiry toerana.
Fanamarihana: Raha namorona drafitra ex ianaoample ary avy eo manaova fanovana ao amin'ny tonian-dahatsoratry ny parameter, tsy maintsy averinao indray ny endrika example mba hahita ny fanovana nataonao. Ny endrika vaovao novokarina example tsy misolo ny design efa misy example files.
Simulation Versus Hardware Implementation
Ho an'ny simulation interface tsara fitadidiana ivelany, azonao atao ny misafidy na mandingana ny calibration na ny calibration feno amin'ny tabilao Diagnostics mandritra ny famokarana IP.
Modely Simulation EMIF
Ity tabilao ity dia mampitaha ny toetran'ny calibration skip sy ny maodely calibration feno.
Tabilao 2. Modely Simulation EMIF: Skip Calibration versus Full Calibration
| Skip Calibration | Kalibration feno |
| Simulation ambaratonga rafitra mifantoka amin'ny lojika mpampiasa. | Memory interface simulation mifantoka amin'ny calibration. |
| Ny antsipiriany momba ny calibration dia tsy voasambotra. | Misambotra ny stagny calibration. |
| Manana fahafahana mitahiry sy maka angon-drakitra. | Ao anatin'izany ny leveling, per-bit deskew, sns. |
| Maneho fahombiazana marina. | |
| Tsy mihevitra ny board skew. | |
RTL Simulation Versus Hardware Implementation
Ity tabilao ity dia manasongadina ny fahasamihafana lehibe eo amin'ny simulation EMIF sy ny fampiharana fitaovana.
Tabilao 3. EMIF RTL Simulation Versus Hardware Implementation
| RTL Simulation | Fampiharana fitaovana |
| Nios® fanombohana sy ny kaody calibration dia tanterahina amin'ny parallèle. | Ny fanombohana sy ny kaody calibration Nios dia mandeha tsikelikely. |
| Manamafy famantarana cal_done miaraka amin'ny simulation ny interface. | Ny fiasan'ny fitter dia mamaritra ny filaharan'ny calibration, ary ny interface dia tsy milaza ny cal_done miaraka. |
Tokony hanao simulation RTL mifototra amin'ny lamin'ny fifamoivoizana amin'ny fampiharana ny famolavolanao ianao. Mariho fa ny simulation RTL dia tsy manao modely amin'ny fahatarana amin'ny PCB izay mety hiteraka tsy fitovian-kevitra eo amin'ny simulation RTL sy ny fampiharana ny fitaovana.
Famoahana IP fahatsiarovan-tena ivelany miaraka amin'ny ModelSim
Ity dingana ity dia mampiseho ny fomba fanaovana simulation ny endrika EMIF example.
- Sokafy ny rindrambaiko Mentor Graphics* ModelSim ary safidio File ➤ Hanova lahatahiry. Mankanesa any amin'ny lahatahiry sim/ed_sim/mentor ao anatin'ny endrika endrika exampny folder.
- Hamarino fa ny varavarankely Transcript dia aseho eo amin'ny farany ambany amin'ny efijery. Raha tsy hita ny varavarankelin'ny Transcript dia asehoy amin'ny fipihana View ➤ Dikan-teny.
- Ao amin'ny fikandrana Transcript, mandehana source msim_setup.tcl.
- Rehefa tapitra ny loharano msim_setup.tcl dia mandehana ld_debug ao amin'ny varavarankely Transcript.
- Rehefa tapitra ny ld_debug dia hamarino fa ny varavarankely Objects dia aseho. Raha tsy hita ny varavarankelin'ny Objects dia asehoy amin'ny fipihana View ➤ Zavatra.
- Ao amin'ny varavarankelin'ny Objects, safidio ny mari-pamantarana tianao halaina amin'ny fipihana havanana ary fidio ny Add Wave.
- Rehefa vita ny fisafidianana ireo famantarana ho an'ny simulation dia tanteraho ny run -all ao amin'ny varavarankely Transcript. Ny simulation dia mandeha mandra-pahavitan'izany.
- Raha tsy hita ny simulation dia tsindrio View ➤ Onja.
Fametrahana Pin ho an'ny Intel Agilex EMIF IP
Ity lohahevitra ity dia manome torolàlana momba ny fametrahana pin.
TAPITRAview
Ny Intel Agilex FPGA dia manana ireto rafitra manaraka ireto:
- Ny fitaovana tsirairay dia misy banky I/O hatramin'ny 8.
- Ny banky I/O tsirairay dia misy banky 2 sub-I/O.
- Ny banky sub-I/O tsirairay dia misy lalana 4.
- Ny lalana tsirairay dia misy tsipika I/O (GPIO) 12 amin'ny tanjona ankapobeny.
General Pin Guidelines
Ireto manaraka ireto ny toro-làlana ankapobeny.
Fanamarihana: Raha mila fanazavana fanampiny amin'ny pin dia jereo ny Intel Agilex FPGA EMIF IP Pin sy ny Resource Planning fizarana ao amin'ny toko manokana protocole ho an'ny protocole fitadidiana ivelany, ao amin'ny Interfaces External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Ataovy azo antoka fa ao anatin'ny andalana I/O mitovy ny tsimatra ho an'ny interface tsara fahatsiarovana ivelany.
- Ny interface tsara izay mirefy banky maro dia tsy maintsy mahafeno ireto fepetra manaraka ireto:
- Ny banky dia tsy maintsy mifanakaiky. Raha mila fampahalalana momba ny banky mifanila, jereo ny EMIF Architecture: I/O Bank lohahevitra ao amin'ny External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Ny adiresy sy ny baiko rehetra ary ny pin mifandray dia tsy maintsy mipetraka ao anaty banky tokana.
- Ny adiresy sy ny baiko ary ny angon-drakitra dia afaka mizara zanabola amin'ny fepetra manaraka ireto:
- Adiresy sy baiko ary tsipika angon-drakitra dia tsy afaka mizara lalana I/O.
- Lalana I/O tsy ampiasaina amin'ny adiresy sy banky baiko ihany no afaka mitahiry tsimatra angona.
Tabilao 4. Teritery Pin General
| Karazana famantarana | -tery |
| Data Strobe | Ny famantarana rehetra an'ny vondrona DQ dia tsy maintsy mipetraka amin'ny lalana I/O mitovy. |
| NY FANAZAVANA | Ny pin DQ mifandraika dia tsy maintsy mipetraka amin'ny lalana I/O mitovy. Ho an'ny protocols izay tsy mahazaka tsipika angon-drakitra bidirectional, ny famantarana vakiana dia tokony hatambatra misaraka amin'ny famantarana fanoratana. |
| Adiresy sy baiko | Ny adiresy sy ny baikon'ny baiko dia tsy maintsy mipetraka amin'ny toerana voafaritra mialoha ao anatin'ny banky I/O. |
Fanamarihana: Raha mila fanazavana fanampiny amin'ny pin dia jereo ny Intel Agilex FPGA EMIF IP Pin sy ny Resource Planning fizarana ao amin'ny toko manokana protocole ho an'ny protocole fitadidiana ivelany, ao amin'ny Interfaces External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Ataovy azo antoka fa ao anatin'ny andalana I/O mitovy ny tsimatra ho an'ny interface tsara fahatsiarovana ivelany.
- Ny interface tsara izay mirefy banky maro dia tsy maintsy mahafeno ireto fepetra manaraka ireto:
- Ny banky dia tsy maintsy mifanakaiky. Raha mila fampahalalana momba ny banky mifanila, jereo ny EMIF Architecture: I/O Bank lohahevitra ao amin'ny External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Ny adiresy sy ny baiko rehetra ary ny pin mifandray dia tsy maintsy mipetraka ao anaty banky tokana.
- Ny adiresy sy ny baiko ary ny angon-drakitra dia afaka mizara zanabola amin'ny fepetra manaraka ireto:
- Adiresy sy baiko ary tsipika angon-drakitra dia tsy afaka mizara lalana I/O.
- Lalana I/O tsy ampiasaina amin'ny adiresy sy banky baiko ihany no afaka mitahiry tsimatra angona.
Mamorona Design Example miaraka amin'ny TG Configuration Option
Ny endrika EMIF novokarina example misy bloc grouteur de trafic (TG). Amin'ny alàlan'ny default, ny endrika exampLe mampiasa TG bloc tsotra (altera_tg_avl) izay tsy azo averina ihany mba hamerenana indray ny lamina fifamoivoizana misy kaody sarotra. Raha ilaina dia azonao atao ny misafidy ny hampody ny mpamokatra fifamoivoizana azo fehezina (TG2). Ao amin'ny mpamorona fifamoivoizana azo amboarina (TG2) (altera_tg_avl_2), azonao atao ny manitsy ny lamin'ny fifamoivoizana amin'ny fotoana tena izy amin'ny alàlan'ny rejisitra fanaraha-maso—midika izany fa tsy mila manangona indray ny endrika hanovana na hamerenana ny lamin'ny fifamoivoizana ianao. Ity mpamokatra fifamoivoizana ity dia manome fanaraha-maso tsara ny karazana fifamoivoizana alefany amin'ny interface fanaraha-maso EMIF. Fanampin'izany, manome rejistra sata misy fampahalalana momba ny tsy fahombiazana amin'ny antsipiriany.
Fampandehanana ny mpamoaka fifamoivoizana amin'ny endrika Example
Azonao atao ny mamela ny mpamokatra fifamoivoizana azo amboarina avy amin'ny tabilao Diagnostika ao amin'ny tonian-dahatsoratra EMIF. Mba hahafahan'ny mpamokatra fifamoivoizana azo amboarina, velomy ny Mampiasà generator fifamoivoizana Avalon azo fehezina 2.0 eo amin'ny tabilao Diagnostics.
Sary 6.
- Azonao atao ny misafidy ny hanafoana ny lamina fifamoivoizana stage na ny fifamoivoizan'ny mpampiasa stage, fa tsy maintsy manana farafaharatsiny iray ianaotage afaka. Ho fampahalalana momba ireo stages, jereo ny Fomba Fifamoivoizana Default sy Fomba Fifamoivoizana namboarina ho an'ny mpampiasa ao amin'ny Interfaces fitadidiana ivelany Intel Agilex FPGA IP User Guide.
- Ny mari-pamantarana faharetan'ny fitsapana TG2 dia mihatra amin'ny lamin'ny fifamoivoizana ihany. Azonao atao ny misafidy ny faharetan'ny fitsapana fohy, antonony, na tsy manam-petra.
- Azonao atao ny misafidy ny iray amin'ireo soatoavina roa ho an'ny TG2 Configuration Interface Mode parameter:
- JTAG: Mamela ny fampiasana GUI ao amin'ny console system. Raha mila fanazavana fanampiny dia jereo ny Interface Configuration Generator Traffic ao amin'ny Interfaces External Memory Interfaces Intel Agilex FPGA IP User Guide.
- Fanondranana: Mamela ny fampiasana lojika RTL manokana hifehy ny lamin'ny fifamoivoizana.
Mampiasa ny Design Exampmiaraka amin'ny EMIF Debug Toolkit
Alohan'ny handefasana ny EMIF Debug Toolkit dia ataovy izay hahazoanao antoka fa efa namboarinao tamin'ny fandaharana ny fitaovanao file izay manana ny EMIF Debug Toolkit afaka. Mba hanombohana ny EMIF Debug Toolkit, araho ireto dingana ireto:
- Ao amin'ny rindrambaiko Intel Quartus Prime, sokafy ny System Console amin'ny fisafidianana Tools ➤ System Debugging Tools ➤ System Console.
- [Alefaso ity dingana ity raha efa misokatra amin'ny rindrambaiko Intel Quartus Prime ny tetikasanao.] Ao amin'ny System Console, ampidiro ny zavatra SRAM file (.sof) izay nandrafetanao ny solaitrabe (araka ny voalaza ao amin'ny Fepetra takiana amin'ny fampiasana ny EMIF Debug Toolkit, ao amin'ny Interfaces External Memory Interfaces Intel Agilex FPGA IP User Guide).
- Mifidiana ohatra ho debug.
- Safidio ny EMIF Calibration Debug Toolkit ho an'ny EMIF calibration debugging, araka ny voalaza ao amin'ny Generating a Design Example miaraka amin'ny Calibration Debug Option. Raha tsy izany dia fidio ny EMIF TG Configuration Toolkit ho an'ny debugging generator traffic, araka ny voalaza ao amin'ny Generating a Design Example miaraka amin'ny TG Configuration Option.
- Tsindrio Open Toolkit hanokatra ny main view an'ny EMIF Debug Toolkit.
- Raha misy tranga EMIF marobe ao amin'ny drafitra voarindra, safidio ny tsanganana (lalana mankany JTAG master) ary ID interface tsara fahatsiarovana an'ny ohatra EMIF izay hampavitrika ny kitapo.
- Kitiho ny Activate Interface mba ahafahan'ny kitapom-pitaovana mamaky ny mari-pamantarana interface tsara sy ny satan'ny calibration.
- Tsy maintsy debug ny interface iray isaky ny mandeha ianao; noho izany, raha te hifandray amin'ny interface hafa ao amin'ny famolavolana, dia tsy maintsy manafoana ny interface misy ankehitriny ianao.
Ireto manaraka ireto ny exampny tatitra avy amin'ny EMIF Calibration Debug Toolkit sy ny EMIF TG Configuration Toolkit:.
Fanamarihana: Ho an'ny antsipiriany momba ny debug de calibration, jereo ny Debugging miaraka amin'ny Toolkit Debug External Memory Interface, ao amin'ny Interfaces External Memory Interfaces Intel Agilex FPGA IP User Guide.
Fanamarihana: Raha mila antsipiriany momba ny debugging generator ny fifamoivoizana, dia jereo ny Traffic Generator Configuration User Interface, ao amin'ny External Memory Interfaces Intel Agilex FPGA IP User Guide.
Design ExampFamaritana momba ny Interface fitadidiana ivelany Intel Agilex FPGA IP
Rehefa manamboatra sy mamorona ny IP EMIF ianao dia azonao atao ny mamaritra fa ny rafitra dia mamorona lahatahiry ho an'ny simulation sy synthesis. file sets, ary mamorona ny file mametraka ho azy. Raha misafidy Simulation na Synthesis ianao eo ambanin'ny Example Design Files amin'ny Example Designs tab, mamorona simulation feno ny rafitra file napetraka na synthesis tanteraka file napetraka, mifanaraka amin'ny safidinao.
Synthesis Design Example
Ny famolavolana synthesis example dia ahitana ireo sakana lehibe aseho amin'ny sary etsy ambany.
- Mpanamboatra fifamoivoizana, izay Avalon®-MM ex synthesizableample mpamily izay mampihatra pseudo-random modely amin'ny famakiana sy manoratra amin'ny adiresy maromaro. Ny mpamokatra fifamoivoizana ihany koa dia manara-maso ny angon-drakitra novakiana avy amin'ny fitadidiana mba hahazoana antoka fa mifanaraka amin'ny angon-drakitra voasoratra ary manamafy ny tsy fahombiazana raha tsy izany.
- Ohatra iray amin'ny interface tsara fahatsiarovana, izay ahitana:
- Mpandrindra fitadidiana izay manelanelana ny interface Avalon-MM sy ny interface AFI.
- Ny PHY, izay miasa ho toy ny fifandraisana eo amin'ny mpanara-maso ny fahatsiarovana sy ny fitaovana fitadidiana ivelany hanaovana asa famakiana sy fanoratana.
Sary 7. Famolavolana synthesis Example
Fanamarihana: Raha ny iray na maromaro amin'ny PLL Sharing Mode, DLL Sharing Mode, na OCT Sharing Mode dia apetraka amin'ny sanda hafa ankoatra ny No Sharing, ny endrika synthesis exampLe dia misy ohatra roa amin'ny famoronana fifamoivoizana/fahatsiarovana. Ireo tranga roa mpamokatra fifamoivoizana/fahatsiarovana dia tsy mifandray afa-tsy amin'ny fifandraisana PLL/DLL/OCT ifampizarana araka izay voafaritra amin'ny firafitry ny mari-pamantarana. Mampiseho ny fomba ahafahanao manao fifandraisana toy izany amin'ny endrikao manokana ny ohatry ny rindrankajy fifamoivoizana/fahatsiarovana.
Famolavolana simulation Example
Ny famolavolana simulation example dia ahitana ireo sakana lehibe aseho amin'ity sary manaraka ity.
- Ohatra iray amin'ny famolavolana synthesis example. Araka ny voalaza ao amin'ny fizarana teo aloha, ny synthesis design example misy mpamokatra fifamoivoizana, singa calibration, ary ohatra iray amin'ny interface memory. Ireo sakana ireo dia natao ho an'ny modely simulation abstract izay mety amin'ny simulation haingana.
- Modely fitadidiana, izay miasa toy ny maodely jeneraly izay manaraka ny fepetra takian'ny protocole fahatsiarovana. Matetika, ny mpivarotra fahatsiarovana dia manome modely simulation ho an'ny singa fitadidiana manokana azonao alaina avy amin'izy ireo webtranokala.
- Fanamarinana sata, izay manara-maso ny mari-pamantarana sata avy amin'ny IP interface tsara fitadidiana ivelany sy ny mpamoaka fifamoivoizana, mba hanamarihana ny fandalovana ankapobeny na ny tsy fahombiazana.
Sary 10. Famolavolana simulation Example
Example Designs Interface Tab
Ny editor parameter dia misy Example Designs tab izay ahafahanao mamolavola sy mamorona ny endrikao talohaamples.
Interfaces fitadidiana ivelany Intel Agilex FPGA IP Design Example User Guide Archives
Ny dikan-teny IP dia mitovy amin'ny dikan'ny rindrambaiko Intel Quartus Prime Design Suite hatramin'ny v19.1. Avy amin'ny rindrambaiko Intel Quartus Prime Design Suite version 19.2 na aoriana, ny IP dia manana rafitra fanokafana IP vaovao. Raha tsy voatanisa ny dikan-teny fototra IP iray dia mihatra ny torolalana ho an'ny dikan-teny fototra IP teo aloha.
Tantara Fanavaozana antontan-taratasy ho an'ny Interface fitadidiana ivelany Intel Agilex FPGA IP Design Example User Guide
| Document Version | Intel Quartus Prime Version | IP Version | FIOVANA |
| 2021.06.21 | 21.2 | 2.4.2 | Ao amin'ny Design Exampny Quick Start toko:
• Nanampy fanamarihana ny Manangona sy manomana ny Intel Agilex EMIF Design Example lohahevitra. • Nanova ny lohatenin'ny Mamorona Design Example miaraka amin'ny Calibration Debug Option lohahevitra. • Nampiana ny Mamorona Design Example miaraka amin'ny TG Configuration Option SY Fampandehanana ny mpamoaka fifamoivoizana amin'ny endrika Example lohahevitra. • Nanova ny dingana 2, 3, ary 4, nanavao tarehimarika maromaro, ary nanampy naoty, tao amin'ny Mampiasa ny Design Exampmiaraka amin'ny EMIF Debug Toolkit lohahevitra. |
| 2021.03.29 | 21.1 | 2.4.0 | Ao amin'ny Design Exampny Quick Start toko:
• Nanampy fanamarihana ny Mamorona ny EMIF Design Example SY Mamorona ny EMIF Design Example for Simulation lohahevitra. • Nohavaozina ny File Structure diagram amin'ny Mamorona ny EMIF Design Example for Simulation lohahevitra. |
| 2020.12.14 | 20.4 | 2.3.0 | Ao amin'ny Design Exampny Quick Start toko, nanao ireto fanovana manaraka ireto:
• Nohavaozina ny Mamorona ny EMIF Design Example lohahevitra hampidirana endrika multi-EMIF. • Nohavaozina ny tarehimarika ho an'ny dingana 3, ao amin'ny Mamorona ny EMIF Design Example for Simulation lohahevitra. |
| 2020.10.05 | 20.3 | 2.3.0 | Ao amin'ny Design Example Torolàlana fanombohana haingana toko, nanao ireto fanovana manaraka ireto:
• In Mamorona tetikasa EMIF, nohavaozina ny sary amin'ny dingana faha-6. • In Mamorona ny EMIF Design Example, nohavaozina ny tarehimarika ao amin'ny dingana 3. • In Mamorona ny EMIF Design Example for Simulation, nohavaozina ny tarehimarika ao amin'ny dingana 3. • In Simulation Versus Hardware Implementation, nanitsy typo kely teo amin'ny latabatra faharoa. • In Mampiasa ny Design Exampmiaraka amin'ny EMIF Debug Toolkit, novaina ny dingana 6, nanampy ny dingana 7 sy 8. |
| nitohy… | |||
| Document Version | Intel Quartus Prime Version | IP Version | FIOVANA |
| 2020.04.13 | 20.1 | 2.1.0 | • Ao amin'ny About toko, nanova ny latabatra ao amin'ny
Famoahana vaovao lohahevitra. • Ao amin'ny Design Example Torolàlana fanombohana haingana toko: - Dingana 7 novaina sy ny sary mifandray, ao amin'ny Mamorona ny EMIF Design Example lohahevitra. - Nanova ny Mamorona ny Design Example miaraka amin'ny Debug Option lohahevitra. - Nanova ny Mampiasa ny Design Exampmiaraka amin'ny EMIF Debug Toolkit lohahevitra. |
| 2019.12.16 | 19.4 | 2.0.0 | • Ao amin'ny Design Exampny Quick Start toko:
— Nohavaozina ilay sary tamin'ny dingana faha-6 amin'ny Mamorona tetikasa EMIF lohahevitra. — Nohavaozina ilay sary tamin'ny dingana faha-4 amin'ny Mamorona ny EMIF Design Example lohahevitra. — Nohavaozina ilay sary tamin'ny dingana faha-4 amin'ny Mamorona ny EMIF Design Example for Simulation lohahevitra. - Nanova ny dingana 5 ao amin'ny Mamorona ny EMIF Design Example for Simulation lohahevitra. - Nanova ny General Pin Guidelines SY Banky mifanakaiky fizarana ao amin'ny Fametrahana Pin ho an'ny Intel Agilex EMIF IP lohahevitra. |
| 2019.10.18 | 19.3 | • Ao amin'ny Mamorona tetikasa EMIF lohahevitra, nohavaozina ny sary miaraka amin'ny teboka 6.
• Ao amin'ny Mamorona sy manamboatra ny EMIF IP lohahevitra, nohavaozina ny tarehimarika tamin'ny dingana 1. • Ao amin'ny latabatra ao amin'ny Torolàlana ho an'ny tonian-dahatsoratra parametera Intel Agilex EMIF lohahevitra, nanova ny famaritana ny BIRAO, BIRAO tabilao. • Ao amin'ny Mamorona ny EMIF Design Example SY Mamorona ny EMIF Design Example for Simulation lohahevitra, nohavaozina ny sary amin'ny dingana faha-3 amin'ny lohahevitra tsirairay. • Ao amin'ny Mamorona ny EMIF Design Example for Simulation lohahevitra, nohavaozina ny Famolavolana Simulation Natsangana Example File FIRAFITRA sary ary nanova ny naoty manaraka ny sary. • Ao amin'ny Mamorona ny EMIF Design Example lohahevitra, nanampy dingana sy tarehimarika ho an'ny interface maro. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Nampiana Momba ny Interfaces fitadidiana ivelany Intel Agilex FPGA IP toko sy vaovao momba ny famoahana.
• Daty sy laharan'ny dikan-teny nohavaozina. • Fanatsarana kely amin'ny Synthesis Design Example tarehimarika ao amin'ny Synthesis Design Example lohahevitra. |
| 2019.04.02 | 19.1 | • Famoahana voalohany. |
Tantara Fanavaozana antontan-taratasy ho an'ny Interface fitadidiana ivelany Intel Agilex FPGA IP Design Example User Guide
Documents / Loharano
 |
intel UG-20219 Fahatsiarovana ivelany Intel Agilex FPGA IP Design Example [pdf] Torolàlana ho an'ny mpampiasa UG-20219 Fifandraisana fitadidiana ivelany Intel Agilex FPGA IP Design Example, UG-20219, Interface fitadidiana ivelany Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
