UG-20219 Interfícies de memòria externa Intel Agilex FPGA IP Design Example
Sobre les interfícies de memòria externa Intel® Agilex™ FPGA IP
Informació de publicació
Les versions IP són les mateixes que les versions del programari Intel® Quartus® Prime Design Suite fins a la v19.1. A partir de la versió 19.2 o posterior del programari Intel Quartus Prime Design Suite, els nuclis IP tenen un nou esquema de versions IP. El número de l'esquema de versions IP (XYZ) canvia d'una versió de programari a una altra. Un canvi en:
- X indica una revisió important de la IP. Si actualitzeu el vostre programari Intel Quartus Prime, heu de regenerar la IP.
- Y indica que la IP inclou funcions noves. Regenera la teva IP per incloure aquestes noves funcions.
- Z indica que la IP inclou canvis menors. Regenera la teva IP per incloure aquests canvis.
Item Descripció Versió IP 2.4.2 Intel Quartus Prime 21.2 Data de llançament 2021.06.21
Disseny Example Guia d'inici ràpid per a interfícies de memòria externa Intel Agilex™ FPGA IP
Un disseny automatitzat exampel flux està disponible per a interfícies de memòria externa Intel Agilex™. La generació Exampel botó Dissenys a l'Exampla pestanya Dissenys us permet especificar i generar el disseny de síntesi i simulació example file conjunts que podeu utilitzar per validar la vostra IP EMIF. Podeu generar un disseny exampque coincideix amb el kit de desenvolupament Intel FPGA o per a qualsevol IP EMIF que genereu. Podeu utilitzar el disseny exampper ajudar a la vostra avaluació o com a punt de partida per al vostre propi sistema.
Disseny general Example Fluxos de treball
Creació d'un projecte EMIF
Per a la versió del programari Intel Quartus Prime 17.1 i posteriors, heu de crear un projecte Intel Quartus Prime abans de generar la IP EMIF i el disseny ex.ample.
- Inicieu el programari Intel Quartus Prime i seleccioneu File ➤ Assistent per a nous projectes. Feu clic a Següent. Disseny Example Guia d'inici ràpid per a interfícies de memòria externa Intel Agilex™ FPGA IP
- Especifiqueu un directori ( ), un nom per al projecte Intel Quartus Prime ( ), i un nom d'entitat de disseny de primer nivell ( ) que voleu crear. Feu clic a Següent.
- Comproveu que estigui seleccionat Projecte buit. Feu clic a Següent dues vegades.
- A Família, seleccioneu Intel Agilex.
- A Filtre de nom, escriviu el número de peça del dispositiu.
- A Dispositius disponibles, seleccioneu el dispositiu adequat.
- Feu clic a Finalitzar.
Generació i configuració de la IP EMIF
Els passos següents il·lustren com generar i configurar la IP EMIF. Aquest tutorial crea una interfície DDR4, però els passos són similars per a altres protocols. (Aquests passos segueixen el flux del catàleg IP (autònom); si opteu per utilitzar el flux de Platform Designer (sistema), els passos són similars.)
- A la finestra del Catàleg IP, seleccioneu Interfícies de memòria externa Intel Agilex FPGA IP. (Si la finestra del Catàleg IP no és visible, seleccioneu View ➤ Catàleg IP.)
- A l'Editor de paràmetres IP, proporcioneu un nom d'entitat per a la IP EMIF (el nom que proporcioneu aquí es converteix en file nom per a la IP) i especifiqueu un directori. Feu clic a Crear.
- L'editor de paràmetres té diverses pestanyes on heu de configurar els paràmetres per reflectir la vostra implementació EMIF.
Directrius de l'editor de paràmetres EMIF d'Intel Agilex
Aquest tema ofereix una guia d'alt nivell per parametritzar les pestanyes a l'editor de paràmetres IP EMIF d'Intel Agilex.
Taula 1. Directrius de l'editor de paràmetres EMIF
| Pestanya Editor de paràmetres | Pautes |
| General | Assegureu-vos que els paràmetres següents s'han introduït correctament:
• El grau de velocitat del dispositiu. • La freqüència del rellotge de memòria. • La freqüència del rellotge de referència PLL. |
| Memòria | • Consulteu el full de dades del vostre dispositiu de memòria per introduir els paràmetres al Memòria pestanya.
• També heu d'introduir una ubicació específica per al pin ALERT#. (Només s'aplica al protocol de memòria DDR4.) |
| Mem I/O | • Per a les investigacions inicials del projecte, podeu utilitzar la configuració predeterminada a
Mem I/O pestanya. • Per a la validació avançada del disseny, hauríeu de realitzar una simulació de placa per obtenir la configuració òptima de terminació. |
| E/S FPGA | • Per a les investigacions inicials del projecte, podeu utilitzar la configuració predeterminada a
E/S FPGA pestanya. • Per a la validació avançada del disseny, hauríeu de realitzar simulacions de placa amb els models IBIS associats per seleccionar els estàndards d'E/S adequats. |
| Mem Timing | • Per a les investigacions inicials del projecte, podeu utilitzar la configuració predeterminada a
Mem Timing pestanya. • Per a la validació avançada del disseny, hauríeu d'introduir els paràmetres segons el full de dades del vostre dispositiu de memòria. |
| Controlador | Establiu els paràmetres del controlador segons la configuració i el comportament desitjats per al vostre controlador de memòria. |
| Diagnòstics | Podeu utilitzar els paràmetres del Diagnòstics pestanya per ajudar-vos a provar i depurar la vostra interfície de memòria. |
| Example Dissenys | El Example Dissenys La pestanya us permet generar disseny, examples per a la síntesi i per a la simulació. El disseny generat example és un sistema EMIF complet que consta de la IP EMIF i un controlador que genera trànsit aleatori per validar la interfície de memòria. |
Per obtenir informació detallada sobre paràmetres individuals, consulteu el capítol adequat per al vostre protocol de memòria a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
Generació del disseny EMIF sintetitzable Example
Per al kit de desenvolupament Intel Agilex, n'hi ha prou amb deixar la majoria de la configuració IP d'Intel Agilex EMIF en els seus valors predeterminats. Per generar el disseny sintetitzable example, seguiu aquests passos:
- A l'Example Dissenys, assegureu-vos que la casella Síntesi estigui marcada.
- Si esteu implementant una interfície única, exampel disseny, configureu la IP EMIF i feu clic File➤ Desa per desar la configuració actual a la variació d'IP de l'usuari file ( .ip).
- Si esteu implementant un exampel disseny amb múltiples interfícies, especifiqueu Nombre d'IPs al nombre d'interfícies desitjat. Podeu veure el nombre total d'ID EMIF igual que el nombre d'IPs seleccionat. Seguiu aquests passos per configurar cada interfície:
- Seleccioneu Cal-IP per especificar la connexió de la interfície a la IP de calibració.
- Configureu la IP EMIF en conseqüència a tota la pestanya Editor de paràmetres.
- Torna a Example pestanya Disseny i feu clic a Captura a l'ID EMIF desitjat.
- Repetiu els passos a a c per a tots els ID EMIF.
- Podeu fer clic al botó Esborra per eliminar els paràmetres capturats i repetir el pas a a c per fer canvis a la IP EMIF.
- Feu clic File➤ Desa per desar la configuració actual a la variació d'IP de l'usuari file ( .ip).
- Si esteu implementant una interfície única, exampel disseny, configureu la IP EMIF i feu clic File➤ Desa per desar la configuració actual a la variació d'IP de l'usuari file ( .ip).
- Feu clic a Genera Example Disseny a la cantonada superior dreta de la finestra.
- Especifiqueu un directori per al disseny EMIF, example i feu clic a D'acord. Generació reeixida del disseny EMIF example crea el següent fileestablert sota un directori qii.
- Feu clic File ➤ Surt per sortir de la finestra IP Parameter Editor Pro. El sistema demana: No s'han generat canvis recents. Generar ara? Feu clic a No per continuar amb el següent flux.
- Per obrir l'exampel disseny, fes clic File ➤ Obriu el projecte i navegueu fins a /ample_name>/qii/ed_synth.qpf i feu clic a Obre.
Nota: Per a informació sobre compilar i programar el disseny example, referir-se a
Compilació i programació de l'Intel Agilex EMIF Design Example.
Figura 4. Disseny sintetitzable generat Example File Estructura
Per obtenir informació sobre la construcció d'un sistema amb dues o més interfícies de memòria externa, consulteu Creació d'un disseny Exampli amb múltiples interfícies EMIF, a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP. Per obtenir informació sobre la depuració de múltiples interfícies, consulteu Habilitació del kit d'eines EMIF en un disseny existent a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
Nota: Si no seleccioneu la casella de selecció Simulació o Síntesi, el directori de destinació només conté disseny de Platform Designer files, que no es poden compilar directament pel programari Intel Quartus Prime, però que sí view o editar al Dissenyador de plataforma. En aquesta situació, podeu executar les ordres següents per generar síntesi i simulació file conjunts.
- Per crear un projecte compilable, heu d'executar quartus_sh -t make_qii_design.tclscript al directori de destinació.
- Per crear un projecte de simulació, heu d'executar l'script quartus_sh -t make_sim_design.tcl al directori de destinació.
Nota: Si has generat un disseny exampi després feu-hi canvis a l'editor de paràmetres, heu de regenerar el disseny example per veure els vostres canvis implementats. El disseny de nova generació example no sobreescriu el disseny existent example files.
Generació del disseny EMIF Example per a la simulació
Per al kit de desenvolupament Intel Agilex, n'hi ha prou amb deixar la majoria de la configuració IP d'Intel Agilex EMIF en els seus valors predeterminats. Per generar el disseny exampper a la simulació, seguiu aquests passos:
- A l'Example pestanya Dissenys, assegureu-vos que la casella Simulació estigui marcada. També escolliu el format HDL de simulació necessari, Verilog o VHDL.
- Configureu la IP EMIF i feu clic File ➤ Desa per desar la configuració actual a la variació d'IP de l'usuari file ( .ip).
- Feu clic a Genera Example Disseny a la cantonada superior dreta de la finestra.
- Especifiqueu un directori per al disseny EMIF, example i feu clic a D'acord. Generació reeixida del disseny EMIF example crea múltiples file conjunts per a diversos simuladors compatibles, sota un directori sim/ed_sim.
- Feu clic File ➤ Surt per sortir de la finestra IP Parameter Editor Pro. El sistema demana: No s'han generat canvis recents. Generar ara? Feu clic a No per continuar amb el següent flux.
Disseny de simulació generada Example File Estructura
Nota: Les interfícies de memòria externa Intel Agilex FPGA IP actualment només admeten els simuladors VCS, ModelSim/QuestaSim i Xcelium. Es preveu suport addicional per al simulador en futures versions.
Nota: Si no seleccioneu la casella de selecció Simulació o Síntesi, el directori de destinació només conté disseny de Platform Designer files, que no es poden compilar directament pel programari Intel Quartus Prime, però que sí view o editar al Dissenyador de plataforma. En aquesta situació, podeu executar les ordres següents per generar síntesi i simulació file conjunts.
- Per crear un projecte compilable, heu d'executar l'script quartus_sh -t make_qii_design.tcl al directori de destinació.
- Per crear un projecte de simulació, heu d'executar l'script quartus_sh -t make_sim_design.tcl al directori de destinació.
Nota: Si has generat un disseny exampi després feu-hi canvis a l'editor de paràmetres, heu de regenerar el disseny example per veure els vostres canvis implementats. El disseny de nova generació example no sobreescriu el disseny existent example files.
Simulació versus implementació de maquinari
Per a la simulació de la interfície de memòria externa, podeu seleccionar ometre el calibratge o el calibratge complet a la pestanya Diagnòstics durant la generació d'IP.
Models de simulació EMIF
Aquesta taula compara les característiques dels models de calibratge de salt i de calibratge complet.
Taula 2. Models de simulació EMIF: Saltar la calibració versus la calibració completa
| Omet la calibració | Calibració completa |
| Simulació a nivell de sistema centrada en la lògica d'usuari. | Simulació de la interfície de memòria centrada en el calibratge. |
| Els detalls de la calibració no es capturen. | Captura tots els stages de calibratge. |
| Té capacitat per emmagatzemar i recuperar dades. | Inclou l'anivellament, la inclinació per bit, etc. |
| Representa una eficiència precisa. | |
| No considera la inclinació del tauler. | |
Simulació RTL versus implementació de maquinari
Aquesta taula destaca les diferències clau entre la simulació EMIF i la implementació de maquinari.
Taula 3. Simulació EMIF RTL versus implementació de maquinari
| Simulació RTL | Implementació de maquinari |
| El codi d'inicialització i calibratge de Nios® s'executa en paral·lel. | El codi d'inicialització i calibratge de Nios s'executa de manera seqüencial. |
| Les interfícies afirmen el senyal cal_done simultàniament a la simulació. | Les operacions de l'ajustador determinen l'ordre de calibratge i les interfícies no afirmen cal_done simultàniament. |
Hauríeu d'executar simulacions RTL basades en patrons de trànsit per a l'aplicació del vostre disseny. Tingueu en compte que la simulació RTL no modela els retards de traça de PCB que poden provocar una discrepància en la latència entre la simulació RTL i la implementació del maquinari.
Simulació d'IP de la interfície de memòria externa amb ModelSim
Aquest procediment mostra com simular el disseny EMIF example.
- Inicieu el programari Mentor Graphics* ModelSim i seleccioneu File ➤ Canvia el directori. Navegueu al directori sim/ed_sim/mentor dins del disseny generat, per exempleample carpeta.
- Comproveu que la finestra Transcripció es mostri a la part inferior de la pantalla. Si la finestra Transcripció no és visible, mostra-la fent clic View ➤ Transcripció.
- A la finestra Transcripció, executeu la font msim_setup.tcl.
- Quan la font msim_setup.tcl s'acabi d'executar, executeu ld_debug a la finestra Transcripció.
- Quan ld_debug s'acabi d'executar, comproveu que es mostra la finestra Objectes. Si la finestra Objectes no és visible, visualitzeu-la fent clic View ➤ Objectes.
- A la finestra Objectes, seleccioneu els senyals que voleu simular fent clic amb el botó dret i seleccionant Afegeix ona.
- Quan hàgiu acabat de seleccionar els senyals per a la simulació, executeu run -all a la finestra Transcripció. La simulació s'executa fins que es completa.
- Si la simulació no és visible, feu clic View ➤ Onada.
Col·locació de pins per a Intel Agilex EMIF IP
Aquest tema ofereix directrius per col·locar els pins.
Acabatview
Els FPGA Intel Agilex tenen l'estructura següent:
- Cada dispositiu conté fins a 8 bancs d'E/S.
- Cada banc d'E/S conté 2 subbancs d'E/S.
- Cada banc de sub-I/O conté 4 carrils.
- Cada carril conté 12 pins d'E/S de propòsit general (GPIO).
Directrius generals de pins
Les següents són directrius generals de pins.
Nota: Per obtenir informació de pins més detallada, consulteu la secció de planificació de recursos i pins IP d'Intel Agilex FPGA EMIF al capítol específic del protocol per al vostre protocol de memòria externa, a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
- Assegureu-vos que els pins d'una interfície de memòria externa determinada resideixen dins de la mateixa fila d'E/S.
- Les interfícies que abasten diversos bancs han de complir els requisits següents:
- Els bancs han de ser adjacents entre si. Per obtenir informació sobre els bancs adjacents, consulteu el tema Arquitectura EMIF: Banc d'E/S a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
- Totes les adreces i comandaments i els pins associats han de residir dins d'un únic subbanc.
- Els pins d'adreça, de comandament i de dades poden compartir un subbanc en les condicions següents:
- Els pins d'adreces i comandaments i dades no poden compartir un carril d'E/S.
- Només un carril d'E/S no utilitzat al banc d'adreces i comandes pot contenir pins de dades.
Taula 4. Restriccions generals del pin
| Tipus de senyal | Restricció |
| Strobe de dades | Tots els senyals que pertanyen a un grup DQ han de residir al mateix carril d'E/S. |
| Dades | Els pins DQ relacionats han de residir al mateix carril d'E/S. Per als protocols que no admeten línies de dades bidireccionals, els senyals de lectura s'han d'agrupar per separat dels senyals d'escriptura. |
| Adreça i comandament | Els pins d'adreça i d'ordre han de residir en ubicacions predefinides dins d'un subbanc d'E/S. |
Nota: Per obtenir informació de pins més detallada, consulteu la secció de planificació de recursos i pins IP d'Intel Agilex FPGA EMIF al capítol específic del protocol per al vostre protocol de memòria externa, a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
- Assegureu-vos que els pins d'una interfície de memòria externa determinada resideixen dins de la mateixa fila d'E/S.
- Les interfícies que abasten diversos bancs han de complir els requisits següents:
- Els bancs han de ser adjacents entre si. Per obtenir informació sobre els bancs adjacents, consulteu el tema Arquitectura EMIF: Banc d'E/S a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
- Totes les adreces i comandaments i els pins associats han de residir dins d'un únic subbanc.
- Els pins d'adreça, de comandament i de dades poden compartir un subbanc en les condicions següents:
- Els pins d'adreces i comandaments i dades no poden compartir un carril d'E/S.
- Només un carril d'E/S no utilitzat al banc d'adreces i comandes pot contenir pins de dades.
Generació d'un disseny Exampli amb l'opció de configuració TG
El disseny EMIF generat exampinclou un bloc generador de trànsit (TG). Per defecte, el disseny exampLe utilitza un bloc TG senzill (altera_tg_avl) que només es pot restablir per rellançar un patró de trànsit codificat en dur. Si cal, podeu optar per activar un generador de trànsit configurable (TG2). Al generador de trànsit configurable (TG2) (altera_tg_avl_2), podeu configurar el patró de trànsit en temps real mitjançant registres de control, la qual cosa significa que no cal que recompileu el disseny per canviar o rellançar el patró de trànsit. Aquest generador de trànsit proporciona un control fi sobre el tipus de trànsit que envia a la interfície de control EMIF. A més, proporciona registres d'estat que contenen informació detallada sobre errors.
Habilitació del generador de trànsit en un disseny Example
Podeu habilitar el generador de trànsit configurable des de la pestanya Diagnòstics de l'editor de paràmetres EMIF. Per habilitar el generador de trànsit configurable, activeu Utilitza el generador de trànsit configurable Avalon 2.0 a la pestanya Diagnòstics.
Figura 6.
- Podeu optar per desactivar els patrons de trànsit predeterminatstage o el trànsit configurat per l'usuari stage, però has de tenir almenys un stage habilitat. Per a informació sobre aquests stages, consulteu Patró de trànsit predeterminat i Patró de trànsit configurat per l'usuari a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
- El paràmetre de durada de la prova TG2 només s'aplica al patró de trànsit predeterminat. Podeu triar una durada de prova de curta, mitjana o infinita.
- Podeu triar qualsevol dels dos valors per al paràmetre Mode d'interfície de configuració TG2:
- JTAG: Permet l'ús d'una GUI a la consola del sistema. Per obtenir més informació, consulteu la interfície de configuració del generador de trànsit a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
- Exportació: Permet l'ús de la lògica RTL personalitzada per controlar el patró de trànsit.
Utilitzant el disseny Exampli amb el kit d'eines de depuració EMIF
Abans d'iniciar l'EMIF Debug Toolkit, assegureu-vos que heu configurat el vostre dispositiu amb una programació file que tingui activat el kit d'eines de depuració EMIF. Per iniciar l'EMIF Debug Toolkit, seguiu aquests passos:
- Al programari Intel Quartus Prime, obriu la consola del sistema seleccionant Eines ➤ Eines de depuració del sistema ➤ Consola del sistema.
- [Omet aquest pas si el teu projecte ja està obert al programari Intel Quartus Prime.] A la consola del sistema, carregueu l'objecte SRAM file (.sof) amb el qual heu programat la placa (tal com es descriu a Requisits previs per a l'ús de l'EMIF Debug Toolkit, a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP).
- Seleccioneu les instàncies per depurar.
- Seleccioneu EMIF Calibration Debug Toolkit per a la depuració de calibratge EMIF, tal com es descriu a Generar un disseny Exampli amb l'opció de depuració de calibració. Alternativament, seleccioneu EMIF TG Configuration Toolkit per a la depuració del generador de trànsit, tal com es descriu a Generar un disseny Exampli amb l'opció de configuració TG.
- Feu clic a Obre Toolkit per obrir el principal view de l'EMIF Debug Toolkit.
- Si hi ha diverses instàncies EMIF al disseny programat, seleccioneu la columna (camí a JTAG master) i l'ID de la interfície de memòria de la instància EMIF per a la qual activar el conjunt d'eines.
- Feu clic a Activa la interfície per permetre que el conjunt d'eines llegeixi els paràmetres de la interfície i l'estat de calibratge.
- Heu de depurar una interfície alhora; per tant, per connectar-se a una altra interfície del disseny, primer heu de desactivar la interfície actual.
Els següents són exampfitxers d'informes de l'EMIF Calibration Debug Toolkit i de l'EMIF TG Configuration Toolkit:, respectivament.
Nota: Per obtenir més informació sobre la depuració de calibratge, consulteu Depuració amb el kit d'eines de depuració de la interfície de memòria externa, a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
Nota: Per obtenir més informació sobre la depuració del generador de trànsit, consulteu la interfície d'usuari de configuració del generador de trànsit a la Guia d'usuari d'Interfícies de memòria externa Intel Agilex FPGA IP.
Disseny Example Descripció de les interfícies de memòria externa Intel Agilex FPGA IP
Quan parametritzeu i genereu la vostra IP EMIF, podeu especificar que el sistema creï directoris per a la simulació i la síntesi. file conjunts i generar el file estableix automàticament. Si seleccioneu Simulació o Síntesi a Exampel Disseny Files a l'Exampla pestanya Dissenys, el sistema crea una simulació completa file conjunt o una síntesi completa file configurat, d'acord amb la vostra selecció.
Disseny de síntesi Example
El disseny de síntesi example conté els blocs principals que es mostren a la figura següent.
- Un generador de trànsit, que és un Avalon®-MM sintetitzable exampcontrolador de fitxer que implementa un patró pseudoaleatori de lectures i escriptures en un nombre parametritzat d'adreces. El generador de trànsit també supervisa les dades llegides de la memòria per assegurar-se que coincideixin amb les dades escrites i, en cas contrari, afirma una fallada.
- Una instància de la interfície de memòria, que inclou:
- Un controlador de memòria que modera entre la interfície Avalon-MM i la interfície AFI.
- El PHY, que serveix com a interfície entre el controlador de memòria i els dispositius de memòria externs per realitzar operacions de lectura i escriptura.
Figura 7. Disseny de síntesi Example
Nota: Si un o més dels paràmetres del mode de compartició de PLL, el mode de compartició de DLL o el mode de compartició d'OCT s'estableixen en qualsevol valor que no sigui No compartit, el disseny de síntesi per exempleampEl fitxer contindrà dues instàncies de generador de trànsit/interfície de memòria. Les dues instàncies del generador de trànsit/interfície de memòria només estan relacionades per connexions PLL/DLL/OCT compartides tal com es defineix a la configuració del paràmetre. Les instàncies del generador de trànsit/interfície de memòria demostren com podeu fer aquestes connexions en els vostres propis dissenys.
Disseny de simulació Example
El disseny de simulació example conté els blocs principals que es mostren a la figura següent.
- Una instància del disseny de síntesi example. Tal com es descriu a la secció anterior, el disseny de síntesi exampEl fitxer conté un generador de trànsit, un component de calibratge i una instància de la interfície de memòria. Aquests blocs utilitzen per defecte els models de simulació abstractes quan sigui necessari per a una simulació ràpida.
- Un model de memòria, que actua com un model genèric que s'adhereix a les especificacions del protocol de memòria. Sovint, els proveïdors de memòria proporcionen models de simulació per als seus components de memòria específics que podeu descarregar-los webllocs.
- Un verificador d'estat, que supervisa els senyals d'estat de la IP de la interfície de memòria externa i el generador de trànsit, per indicar una condició general d'aprovació o fallada.
Figura 10. Disseny de simulació Example
Examppestanya de la interfície de dissenys
L'editor de paràmetres inclou un Example pestanya Dissenys que us permet parametritzar i generar el vostre disseny examples.
Interfícies de memòria externa Intel Agilex FPGA IP Design Example Arxius de guies d'usuari
Les versions IP són les mateixes que les versions del programari Intel Quartus Prime Design Suite fins a la v19.1. Des de la versió 19.2 o posterior del programari Intel Quartus Prime Design Suite, les IP tenen un nou esquema de versions IP. Si una versió bàsica d'IP no apareix a la llista, s'aplica la guia d'usuari de la versió bàsica d'IP anterior.
Historial de revisions de documents per a interfícies de memòria externa Intel Agilex FPGA IP Design Example Guia de l'usuari
| Versió del document | Versió Intel Quartus Prime | Versió IP | Canvis |
| 2021.06.21 | 21.2 | 2.4.2 | En el Disseny Example Inici ràpid capítol:
• S'ha afegit una nota al Compilació i programació de l'Intel Agilex EMIF Design Example tema. • Modificat el títol de la Generació d'un disseny Exampli amb l'opció de depuració de calibració tema. • S'ha afegit el Generació d'un disseny Exampli amb l'opció de configuració TG i Habilitació del generador de trànsit en un disseny Example temes. • S'han modificat els passos 2, 3 i 4, s'han actualitzat diverses xifres i s'ha afegit una nota a la Utilitzant el disseny Exampli amb el kit d'eines de depuració EMIF tema. |
| 2021.03.29 | 21.1 | 2.4.0 | En el Disseny Example Inici ràpid capítol:
• S'ha afegit una nota al Generació del disseny EMIF sintetitzable Example i Generació del disseny EMIF Example per a la simulació temes. • S'ha actualitzat el File Diagrama d'estructura en el Generació del disseny EMIF Example per a la simulació tema. |
| 2020.12.14 | 20.4 | 2.3.0 | En el Disseny Example Inici ràpid capítol, va fer els canvis següents:
• S'ha actualitzat el Generació del disseny EMIF sintetitzable Example tema per incloure dissenys multi-EMIF. • S'ha actualitzat la figura del pas 3, al Generació del disseny EMIF Example per a la simulació tema. |
| 2020.10.05 | 20.3 | 2.3.0 | En el Disseny Example Guia d'inici ràpid capítol, va fer els canvis següents:
• En Creació d'un projecte EMIF, ha actualitzat la imatge al pas 6. • En Generació del disseny EMIF sintetitzable Example, ha actualitzat la figura al pas 3. • En Generació del disseny EMIF Example per a la simulació, ha actualitzat la figura al pas 3. • En Simulació versus implementació de maquinari, va corregir un error ortogràfic menor a la segona taula. • En Utilitzant el disseny Exampli amb el kit d'eines de depuració EMIF, modificat el pas 6, afegit els passos 7 i 8. |
| continuat… | |||
| Versió del document | Versió Intel Quartus Prime | Versió IP | Canvis |
| 2020.04.13 | 20.1 | 2.1.0 | • En el Sobre capítol, es va modificar la taula al
Informació de publicació tema. • En el Disseny Example Guia d'inici ràpid capítol: — S'ha modificat el pas 7 i la imatge associada, al Generació del disseny EMIF sintetitzable Example tema. - Modificat el Generació del disseny Exampli amb l'opció de depuració tema. - Modificat el Utilitzant el disseny Exampli amb el kit d'eines de depuració EMIF tema. |
| 2019.12.16 | 19.4 | 2.0.0 | • En el Disseny Example Inici ràpid capítol:
— S'ha actualitzat la il·lustració al pas 6 del Creació d'un projecte EMIF tema. — S'ha actualitzat la il·lustració al pas 4 del Generació del disseny EMIF sintetitzable Example tema. — S'ha actualitzat la il·lustració al pas 4 del Generació del disseny EMIF Example per a la simulació tema. — S'ha modificat el pas 5 al Generació del disseny EMIF Example per a la simulació tema. - Modificat el Directrius generals de pins i Bancs adjacents seccions del Col·locació de pins per a Intel Agilex EMIF IP tema. |
| 2019.10.18 | 19.3 | • En el Creació d'un projecte EMIF tema, s'ha actualitzat la imatge amb el punt 6.
• En el Generació i configuració de la IP EMIF tema, s'ha actualitzat la figura amb el pas 1. • A la taula del Directrius de l'editor de paràmetres EMIF d'Intel Agilex tema, ha canviat la descripció del Junta pestanya. • En el Generació del disseny EMIF sintetitzable Example i Generació del disseny EMIF Example per a la simulació temes, s'ha actualitzat la imatge al pas 3 de cada tema. • En el Generació del disseny EMIF Example per a la simulació tema, actualitzat el Disseny de simulació generada Example File Estructura figura i va modificar la nota que segueix la figura. • En el Generació del disseny EMIF sintetitzable Example tema, va afegir un pas i una figura per a múltiples interfícies. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Afegit Sobre les interfícies de memòria externa Intel Agilex FPGA IP capítol i informació de publicació.
• Dates i números de versió actualitzats. • Millora menor a la Disseny de síntesi Example figura a la Disseny de síntesi Example tema. |
| 2019.04.02 | 19.1 | • Versió inicial. |
Historial de revisions de documents per a interfícies de memòria externa Intel Agilex FPGA IP Design Example Guia de l'usuari
Documents/Recursos
 |
intel UG-20219 Interfícies de memòria externa Intel Agilex FPGA IP Design Example [pdfGuia de l'usuari UG-20219 Interfícies de memòria externa Intel Agilex FPGA IP Design Example, UG-20219, Interfícies de memòria externa Intel Agilex FPGA IP Design Example, Interfícies Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example |
