Violesura vya Kumbukumbu vya Nje vya UG-20219 Intel Agilex FPGA IP Design Example

Kuhusu Violesura vya Kumbukumbu ya Nje Intel® Agilex™ FPGA IP

Taarifa ya Kutolewa

Matoleo ya IP ni sawa na matoleo ya programu ya Intel® Quartus® Prime Design Suite hadi v19.1. Kutoka kwa toleo la 19.2 la programu ya Intel Quartus Prime Design Suite XNUMX au matoleo mapya zaidi, core za IP zina mpango mpya wa matoleo ya IP. Nambari ya toleo la IP (XYZ) inabadilika kutoka toleo moja la programu hadi jingine. Mabadiliko katika:

• X inaonyesha marekebisho makubwa ya IP. Ukisasisha programu yako ya Intel Quartus Prime, lazima utengeneze upya IP.
• Y inaonyesha kuwa IP inajumuisha vipengele vipya. Tengeneza upya IP yako ili kujumuisha vipengele hivi vipya.
• Z inaonyesha kuwa IP inajumuisha mabadiliko madogo. Tengeneza upya IP yako ili kujumuisha mabadiliko haya.
  

  Kipengee	Maelezo
  Toleo la IP	2.4.2
  Intel Quartus Mkuu	21.2
  Tarehe ya Kutolewa	2021.06.21

Kubuni Exampna Mwongozo wa Kuanza Haraka kwa Violesura vya Kumbukumbu vya Nje Intel Agilex™ FPGA IP

Muundo wa kiotomatiki wa zamaniample flow inapatikana kwa violesura vya kumbukumbu vya nje vya Intel Agilex™. Tengeneza Exampkitufe cha Miundo kwenye Exampkichupo cha le Miundo hukuruhusu kubainisha na kutoa usanisi na muundo wa uigaji wa zamaniample file seti ambazo unaweza kutumia kuhalalisha IP yako ya EMIF. Unaweza kutengeneza muundo wa zamaniample inayolingana na vifaa vya ukuzaji vya Intel FPGA, au kwa IP yoyote ya EMIF ambayo utatengeneza. Unaweza kutumia muundo wa zamaniample kusaidia tathmini yako, au kama sehemu ya kuanzia kwa mfumo wako mwenyewe.

Ubunifu wa Jumla Example Workflows

Kuunda Mradi wa EMIF

Kwa yeye toleo la programu ya Intel Quartus Prime 17.1 na baadaye, lazima uunde mradi wa Intel Quartus Prime kabla ya kutoa EMIF IP na muundo wa zamani.ample.

1. Zindua programu ya Intel Quartus Prime na uchague File ➤ Mchawi Mpya wa Mradi. Bofya Inayofuata. Kubuni Exampna Mwongozo wa Kuanza Haraka kwa Violesura vya Kumbukumbu vya Nje Intel Agilex™ FPGA IP
2. Bainisha saraka ( ), jina la mradi wa Intel Quartus Prime ( ), na jina la huluki ya kiwango cha juu ( ) unayotaka kuunda. Bofya Inayofuata.
3. Thibitisha kuwa Mradi Tupu umechaguliwa. Bonyeza Ijayo mara mbili.
4. Chini ya Familia, chagua Intel Agilex.
5. Chini ya Kichujio cha Jina, chapa nambari ya sehemu ya kifaa.
6. Chini ya Vifaa Vinavyopatikana, chagua kifaa kinachofaa.
7. Bofya Maliza.

Kuzalisha na Kusanidi IP ya EMIF

Hatua zifuatazo zinaonyesha jinsi ya kutengeneza na kusanidi EMIF IP. Mapitio haya yanaunda kiolesura cha DDR4, lakini hatua ni sawa kwa itifaki zingine. (Hatua hizi hufuata mtiririko wa Katalogi ya IP (iliyojitegemea); ukichagua kutumia mtiririko wa Mbuni wa Mfumo (mfumo) badala yake, hatua zinafanana.)

1. Katika dirisha la Katalogi ya IP, chagua Miingiliano ya Kumbukumbu ya Nje Intel Agilex FPGA IP. (Ikiwa dirisha la Katalogi ya IP halionekani, chagua View ➤ Katalogi ya IP.)
2. Katika Kihariri cha Kigezo cha IP, toa jina la huluki kwa EMIF IP (jina ambalo unatoa hapa linakuwa file jina la IP) na taja saraka. Bofya Unda.
3. Kihariri cha kigezo kina vichupo vingi ambapo lazima usanidi vigezo ili kuakisi utekelezaji wako wa EMIF.

Miongozo ya Mhariri wa Kigezo cha Intel Agilex EMIF
Mada hii inatoa mwongozo wa hali ya juu wa kuainisha vichupo katika kihariri cha kigezo cha IP cha Intel Agilex EMIF.

Jedwali 1. Miongozo ya Mhariri wa Parameta ya EMIF

Kichupo cha Mhariri wa Parameta	Miongozo
Mkuu	Hakikisha kuwa vigezo vifuatavyo vimeingizwa kwa usahihi: • Kiwango cha kasi cha kifaa. • Masafa ya saa ya kumbukumbu. • Masafa ya saa ya marejeleo ya PLL.
Kumbukumbu	• Rejelea laha ya data ya kifaa chako cha kumbukumbu ili kuingiza vigezo kwenye Kumbukumbu kichupo. • Unafaa pia kuweka eneo maalum kwa PIN ALERT#. (Inatumika kwa itifaki ya kumbukumbu ya DDR4 pekee.)
Mem I/O	• Kwa uchunguzi wa awali wa mradi, unaweza kutumia mipangilio chaguo-msingi kwenye Mem I/O kichupo. • Kwa uthibitishaji wa hali ya juu wa usanifu, unapaswa kutekeleza uigaji wa ubao ili kupata mipangilio bora zaidi ya uondoaji.
FPGA I/O	• Kwa uchunguzi wa awali wa mradi, unaweza kutumia mipangilio chaguo-msingi kwenye FPGA I/O kichupo. • Kwa uthibitishaji wa hali ya juu wa muundo, unapaswa kutekeleza uigaji wa ubao na miundo inayohusishwa ya IBIS ili kuchagua viwango vinavyofaa vya I/O.
Mem Majira	• Kwa uchunguzi wa awali wa mradi, unaweza kutumia mipangilio chaguo-msingi kwenye Mem Majira kichupo. • Kwa uthibitishaji wa hali ya juu wa muundo, unapaswa kuingiza vigezo kulingana na laha ya data ya kifaa chako.
Kidhibiti	Weka vigezo vya kidhibiti kulingana na usanidi na tabia inayotaka kwa kidhibiti chako cha kumbukumbu.
Uchunguzi	Unaweza kutumia vigezo kwenye Uchunguzi tab ili kusaidia katika kujaribu na kurekebisha kiolesura cha kumbukumbu yako.
Example Miundo	The Example Miundo kichupo hukuruhusu kutoa muundo wa zamaniamples kwa usanisi na kwa masimulizi. Ubunifu uliotengenezwa kwa mfanoample ni mfumo kamili wa EMIF unaojumuisha EMIF IP na kiendeshi ambacho hutoa trafiki nasibu ili kuhalalisha kiolesura cha kumbukumbu.

Kwa maelezo ya kina juu ya vigezo vya mtu binafsi, rejelea sura inayofaa kwa itifaki ya kumbukumbu yako katika Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA wa IP ya Memory Interfaces.

Inazalisha Muundo wa Kusanifu wa EMIF Example

Kwa kifaa cha ukuzaji cha Intel Agilex, inatosha kuacha mipangilio mingi ya IP ya Intel Agilex EMIF kwa viwango vyao vya msingi. Ili kutengeneza muundo wa kusanisi wa zamaniample, fuata hatua hizi:

1. Juu ya Example Miundo kichupo, hakikisha kwamba kisanduku cha Mchanganyiko kimechaguliwa.
   • Ikiwa unatumia kiolesura kimoja cha zamaniample design, sanidi EMIF IP na ubofye File➤ Hifadhi ili kuhifadhi mpangilio wa sasa kwenye utofauti wa IP ya mtumiaji file ( .ip).
     • Ikiwa unatekeleza exampmuundo na violesura vingi, bainisha Idadi ya IPs kwa idadi inayotakiwa ya violesura. Unaweza kuona jumla ya nambari ya kitambulisho cha EMIF sawa na Nambari ya IP iliyochaguliwa. Fuata hatua hizi ili kusanidi kila kiolesura:
   •  Chagua Cal-IP ili kutaja uunganisho wa kiolesura kwa IP ya Urekebishaji.
   • Sanidi IP ya EMIF ipasavyo katika Kichupo cha Kihariri cha Parameta.
   • Rudi kwa Exampkwenye kichupo cha Kubuni na ubofye Piga Picha kwenye Kitambulisho cha EMIF unachotaka.
   • Rudia hatua a hadi c kwa vitambulisho vyote vya EMIF.
   • Unaweza kubofya kitufe cha Futa ili kuondoa vigezo vilivyonaswa na kurudia hatua a hadi c kufanya mabadiliko kwenye IP ya EMIF.
   • Bofya File➤ Hifadhi ili kuhifadhi mpangilio wa sasa kwenye utofauti wa IP ya mtumiaji file ( .ip).
2. Bofya Tengeneza Example Ubunifu katika kona ya juu kulia ya dirisha.
3. Bainisha saraka ya muundo wa zamani wa EMIFample na ubonyeze Sawa. Uzalishaji uliofanikiwa wa muundo wa zamani wa EMIFample inaunda zifuatazo filekuweka chini ya saraka ya qii.
4. Bofya File ➤ Ondoka ili uondoke kwenye dirisha la Pro la Kihariri cha Parameta ya IP. Mfumo unapendekeza, Mabadiliko ya hivi majuzi hayajatolewa. Tengeneza sasa? Bofya Hapana ili kuendelea na mtiririko unaofuata.
5. Ili kufungua example design, bonyeza File ➤ Fungua Mradi, na uende kwenye /ample_name>/qii/ed_synth.qpf na ubofye Fungua.
   Kumbuka: Kwa habari juu ya kuandaa na kupanga muundo wa zamaniample, rejea
   Kukusanya na Kuandaa Ubunifu wa Intel Agilex EMIF Example.

Kielelezo 4. Muundo Uliotengenezwa Uliotengenezwa Example File Muundo

Kwa maelezo juu ya kuunda mfumo wenye violesura viwili au zaidi vya kumbukumbu ya nje, rejelea Kuunda Mfano wa Kubuniample yenye Violesura vingi vya EMIF, katika Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA wa Kumbukumbu ya Nje ya Kumbukumbu. Kwa maelezo kuhusu utatuzi wa violesura vingi, rejelea Kuwezesha Zana ya EMIF katika Muundo Uliopo, katika Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA wa Kumbukumbu ya Nje.

Kumbuka: Usipochagua kisanduku cha kuteua cha Uigaji au Usanisi, saraka lengwa ina muundo wa Mbuni wa Mfumo pekee. files, ambazo hazipatikani na programu ya Intel Quartus Prime moja kwa moja, lakini ambayo unaweza view au hariri katika Mbuni wa Mfumo. Katika hali hii unaweza kuendesha amri zifuatazo ili kuzalisha awali na simulation file seti.

• Ili kuunda mradi unaoweza kuunganishwa, lazima uendeshe quartus_sh -t make_qii_design.tclscript katika saraka lengwa.
• Ili kuunda mradi wa kuiga, lazima uendeshe hati ya quartus_sh -t make_sim_design.tcl katika saraka lengwa.

Kumbuka: Ikiwa umetengeneza muundo wa zamaniample kisha uifanye mabadiliko katika kihariri cha parameta, lazima utengeneze upya muundo wa zamaniample kuona mabadiliko yako yakitekelezwa. Muundo mpya wa zamaniample haibatilishi muundo uliopo wa zamaniample files.

Inazalisha EMIF Design Example kwa Uigaji

Kwa kifaa cha ukuzaji cha Intel Agilex, inatosha kuacha mipangilio mingi ya IP ya Intel Agilex EMIF kwa viwango vyao vya msingi. Ili kuunda muundo wa zamaniample kwa kuiga, fuata hatua hizi:

1. Juu ya Exampkwenye kichupo cha Miundo, hakikisha kuwa kisanduku cha Simulation kimetiwa alama. Pia chagua umbizo la Uigaji la HDL linalohitajika, ama Verilog au VHDL.
2. Sanidi IP ya EMIF na ubofye File ➤ Hifadhi ili kuhifadhi mpangilio wa sasa kwenye utofauti wa IP ya mtumiaji file ( .ip).
3. Bofya Tengeneza Example Ubunifu katika kona ya juu kulia ya dirisha.
4. Bainisha saraka ya muundo wa zamani wa EMIFample na ubonyeze Sawa. Uzalishaji uliofanikiwa wa muundo wa zamani wa EMIFample inaunda nyingi file seti za viigaji mbalimbali vinavyotumika, chini ya saraka ya sim/ed_sim.
5. Bofya File ➤ Ondoka ili uondoke kwenye dirisha la Pro la Kihariri cha Parameta ya IP. Mfumo unapendekeza, Mabadiliko ya hivi majuzi hayajatolewa. Tengeneza sasa? Bofya Hapana ili kuendelea na mtiririko unaofuata.

Muundo wa Uigaji Uliozalishwa Example File Muundo

Kumbuka: Miunganisho ya Kumbukumbu ya Nje ya Intel Agilex FPGA IP kwa sasa inaauni viigaji vya VCS, ModelSim/QuestaSim na Xcelium pekee. Usaidizi wa ziada wa kiigaji umepangwa katika matoleo yajayo.

Kumbuka: Usipochagua kisanduku cha kuteua cha Uigaji au Usanisi, saraka lengwa ina muundo wa Mbuni wa Mfumo pekee. files, ambazo hazipatikani na programu ya Intel Quartus Prime moja kwa moja, lakini ambayo unaweza view au hariri katika Mbuni wa Mfumo. Katika hali hii unaweza kuendesha amri zifuatazo ili kuzalisha awali na simulation file seti.

• Ili kuunda mradi unaoweza kuunganishwa, lazima uendeshe hati ya quartus_sh -t make_qii_design.tcl katika saraka lengwa.
• Ili kuunda mradi wa kuiga, lazima uendeshe hati ya quartus_sh -t make_sim_design.tcl katika saraka lengwa.

Kumbuka: Ikiwa umetengeneza muundo wa zamaniample kisha uifanye mabadiliko katika kihariri cha parameta, lazima utengeneze upya muundo wa zamaniample kuona mabadiliko yako yakitekelezwa. Muundo mpya wa zamaniample haibatilishi muundo uliopo wa zamaniample files.

Uigaji dhidi ya Utekelezaji wa maunzi
Kwa uigaji wa kiolesura cha kumbukumbu ya nje, unaweza kuchagua ama urekebishaji wa kuruka au urekebishaji kamili kwenye kichupo cha Uchunguzi wakati wa kuzalisha IP.

Miundo ya Kuiga ya EMIF
Jedwali hili linalinganisha sifa za urekebishaji wa kuruka na mifano kamili ya urekebishaji.

Jedwali la 2. Miundo ya Kuiga ya EMIF: Ruka Urekebishaji dhidi ya Urekebishaji Kamili

Ruka Urekebishaji	Urekebishaji Kamili
Uigaji wa kiwango cha mfumo unaozingatia mantiki ya mtumiaji.	Uigaji wa kiolesura cha kumbukumbu ukizingatia urekebishaji.
Maelezo ya urekebishaji hayajachukuliwa.	Inakamata zote stages ya calibration.
Ina uwezo wa kuhifadhi na kurejesha data.	Inajumuisha kusawazisha, deskew kwa kila biti, n.k.
Inawakilisha ufanisi sahihi.
Haizingatii skew ya bodi.

Uigaji wa RTL Dhidi ya Utekelezaji wa Maunzi
Jedwali hili linaangazia tofauti kuu kati ya uigaji wa EMIF na utekelezaji wa maunzi.

Jedwali 3. Uigaji wa EMIF RTL Dhidi ya Utekelezaji wa Maunzi

Uigaji wa RTL	Utekelezaji wa Vifaa
Uanzishaji wa Nios® na msimbo wa urekebishaji utekelezwe kwa sambamba.	Uanzishaji wa Nios na msimbo wa urekebishaji tekeleza kwa kufuatana.
Violesura hudai mawimbi ya cal_done kwa wakati mmoja katika uigaji.	Operesheni bora huamua mpangilio wa urekebishaji, na violesura havidai cal_done kwa wakati mmoja.

Unapaswa kuendesha uigaji wa RTL kulingana na mifumo ya trafiki ya programu ya muundo wako. Kumbuka kuwa uigaji wa RTL hauwi kielelezo cha ucheleweshaji wa ufuatiliaji wa PCB ambao unaweza kusababisha tofauti katika muda wa kusubiri kati ya uigaji wa RTL na utekelezaji wa maunzi.

 Kuiga Kiolesura cha Kumbukumbu ya Nje na ModelSim
Utaratibu huu unaonyesha jinsi ya kuiga muundo wa zamani wa EMIFample.

1. Zindua programu ya Mentor Graphics* ModelSim na uchague File ➤ Badilisha Saraka. Nenda kwenye saraka ya sim/ed_sim/mentor ndani ya muundo uliotengenezwa wa zamaniample folda.
2. Thibitisha kuwa dirisha la Nakala linaonyeshwa chini ya skrini. Ikiwa dirisha la Nakala halionekani, lionyeshe kwa kubofya View ➤ Nakala.
3. Katika dirisha la Nakala, endesha chanzo msim_setup.tcl.
4. Baada ya chanzo cha msim_setup.tcl kumaliza kufanya kazi, endesha ld_debug kwenye dirisha la Nakala.
5. Baada ya ld_debug kumaliza kufanya kazi, thibitisha kuwa dirisha la Objects linaonyeshwa. Ikiwa dirisha la Vitu haionekani, lionyeshe kwa kubofya View ➤ Vitu.
6. Katika dirisha la Vitu, chagua ishara ambazo ungependa kuiga kwa kubofya kulia na kuchagua Ongeza Wimbi.
7. Baada ya kumaliza kuchagua mawimbi ya kuiga, tekeleza run -all kwenye dirisha la Nakala. Simulation huendesha hadi ikamilike.
8. Ikiwa simulation haionekani, bofya View ➤ Wimbi.

Bandika Uwekaji wa IP ya Intel Agilex EMIF
Mada hii inatoa miongozo ya uwekaji wa pini.

Zaidiview
Intel Agilex FPGAs zina muundo ufuatao:

• Kila kifaa kina hadi benki 8 za I/O.
• Kila benki ya I/O ina benki 2 ndogo za I/O.
• Kila benki ndogo ya I/O ina njia 4.
• Kila njia ina pini 12 za madhumuni ya jumla ya I/O (GPIO).

Miongozo ya Jumla ya Pini
Ifuatayo ni miongozo ya pini ya jumla.

Kumbuka: Kwa maelezo zaidi ya pini, rejelea Pin ya IP ya Intel Agilex FPGA EMIF na Upangaji Rasilimali katika sura mahususi ya itifaki ya itifaki ya kumbukumbu yako ya nje, katika Mwongozo wa Mtumiaji wa IP wa Miunganisho ya Kumbukumbu ya Intel Agilex FPGA.

• Hakikisha kuwa pini za kiolesura fulani cha kumbukumbu ya nje hukaa ndani ya safu mlalo sawa ya I/O.
• Violesura vinavyotumia benki nyingi lazima vikidhi mahitaji yafuatayo:
  •  Benki lazima ziwe karibu na kila mmoja. Kwa maelezo kuhusu benki zilizo karibu, rejelea Usanifu wa EMIF: Mada ya Benki ya I/O katika Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA wa Kumbukumbu ya Nje.
•  Anwani zote na amri na pini zinazohusiana lazima ziwe ndani ya benki ndogo moja.
• Anwani na amri na pini za data zinaweza kushiriki benki ndogo chini ya masharti yafuatayo:
  • Anwani na amri na pini za data haziwezi kushiriki njia ya I/O.
  • Njia ya I/O isiyotumika pekee katika anwani na benki ya amri inaweza kuwa na pini za data.

Jedwali 4. Vikwazo vya Jumla vya Pini

Aina ya Mawimbi	Kizuizi
Data Strobe	Ishara zote za kikundi cha DQ lazima ziwe katika njia sawa ya I/O.
Data	Pini za DQ zinazohusiana lazima ziwe katika njia ile ile ya I/O. Kwa itifaki ambazo hazitumii njia mbili za data, mawimbi ya kusoma yanapaswa kupangwa kando na mawimbi ya uandishi.
Anwani na Amri	Vipini vya Anwani na Amri lazima vikae katika maeneo yaliyoainishwa awali ndani ya benki ndogo ya I/O.

Kumbuka: Kwa maelezo zaidi ya pini, rejelea Pin ya IP ya Intel Agilex FPGA EMIF na Upangaji Rasilimali katika sura mahususi ya itifaki ya itifaki ya kumbukumbu yako ya nje, katika Mwongozo wa Mtumiaji wa IP wa Miunganisho ya Kumbukumbu ya Intel Agilex FPGA.

• Hakikisha kuwa pini za kiolesura fulani cha kumbukumbu ya nje hukaa ndani ya safu mlalo sawa ya I/O.
• Violesura vinavyotumia benki nyingi lazima vikidhi mahitaji yafuatayo:
  • Benki lazima ziwe karibu na kila mmoja. Kwa maelezo kuhusu benki zilizo karibu, rejelea Usanifu wa EMIF: Mada ya Benki ya I/O katika Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA wa Kumbukumbu ya Nje.
• Anwani zote na amri na pini zinazohusiana lazima ziwe ndani ya benki ndogo moja.
• Anwani na amri na pini za data zinaweza kushiriki benki ndogo chini ya masharti yafuatayo:
  • Anwani na amri na pini za data haziwezi kushiriki njia ya I/O.
  • Njia ya I/O isiyotumika pekee katika anwani na benki ya amri inaweza kuwa na pini za data.

Kuzalisha Design Exampna Chaguo la Usanidi wa TG

Muundo wa EMIF uliotengenezwa zamaniample ni pamoja na kizuizi cha jenereta ya trafiki (TG). Kwa msingi, muundo wa zamaniample hutumia kizuizi rahisi cha TG (altera_tg_avl) ambacho kinaweza tu kuwekwa upya ili kuzindua upya muundo wa trafiki wenye msimbo mgumu. Ikihitajika, unaweza kuchagua kuwezesha jenereta ya trafiki inayoweza kusanidiwa (TG2) badala yake. Katika jenereta ya trafiki inayoweza kusanidiwa (TG2) (altera_tg_avl_2), unaweza kusanidi muundo wa trafiki katika muda halisi kupitia rejista za udhibiti—kumaanisha kwamba huhitaji kukusanya upya muundo ili kubadilisha au kuzindua upya muundo wa trafiki. Jenereta hii ya trafiki hutoa udhibiti mzuri juu ya aina ya trafiki ambayo hutuma kwenye kiolesura cha kudhibiti EMIF. Zaidi ya hayo, hutoa rejista za hali ambazo zina maelezo ya kina ya kushindwa.

Kuwasha Jenereta ya Trafiki katika Mfano wa Kubuniample

Unaweza kuwezesha jenereta ya trafiki inayoweza kusanidiwa kutoka kwa kichupo cha Uchunguzi katika kihariri kigezo cha EMIF. Ili kuwezesha jenereta ya trafiki inayoweza kusanidiwa, washa Tumia jenereta ya trafiki ya Avalon 2.0 inayoweza kusanidiwa kwenye kichupo cha Uchunguzi.

Kielelezo cha 6.

• Unaweza kuchagua kuzima muundo chaguo-msingi wa trafiki stage au trafiki iliyosanidiwa na mtumiaji stage, lakini lazima uwe na angalau sekunde mojatage kuwezeshwa. Kwa habari juu ya hizi stages, rejelea Muundo Chaguomsingi wa Trafiki na Mwongozo wa Trafiki uliosanidiwa na Mtumiaji katika Violesura vya Kumbukumbu vya Nje vya Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA.
• Kigezo cha muda wa jaribio la TG2 kinatumika tu kwa muundo chaguomsingi wa trafiki. Unaweza kuchagua muda wa jaribio wa muda mfupi, wa kati au usio na kikomo.
• unaweza kuchagua mojawapo ya maadili mawili kwa kigezo cha Modi ya Usanidi wa TG2:
  • JTAG: Inaruhusu matumizi ya GUI katika kiweko cha mfumo. Kwa maelezo zaidi, rejelea Kiolesura cha Usanidi wa Kijenereta cha Trafiki katika Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA wa Kumbukumbu ya Nje.
  • Hamisha: Huruhusu matumizi ya mantiki maalum ya RTL ili kudhibiti muundo wa trafiki.

Kwa kutumia Design Exampna Zana ya Utatuzi ya EMIF

Kabla ya kuzindua Zana ya Utatuzi ya EMIF, hakikisha kuwa umesanidi kifaa chako na programu. file ambayo ina EMIF Debug Toolkit kuwezeshwa. Ili kuzindua Zana ya Utatuzi ya EMIF, fuata hatua hizi:

1. Katika programu ya Intel Quartus Prime, fungua Dashibodi ya Mfumo kwa kuchagua Zana ➤ Zana za Utatuzi wa Mfumo ➤ Dashibodi ya Mfumo.
2. [Ruka hatua hii ikiwa mradi wako tayari umefunguliwa katika programu ya Intel Quartus Prime.] Katika Dashibodi ya Mfumo, pakia kipengee cha SRAM file (.sof) ambayo ulipanga nayo bodi (kama ilivyofafanuliwa katika Masharti ya Kutumia Zana ya Utatuzi ya EMIF, katika Mwongozo wa Mtumiaji wa IP wa Kumbukumbu ya Intel Agilex FPGA).
3. Chagua matukio ya kurekebisha.
4. Chagua Zana ya Utatuzi ya Urekebishaji wa EMIF kwa utatuzi wa urekebishaji wa EMIF, kama ilivyofafanuliwa katika Kuzalisha Ex ya Kubuni.ample na Chaguo la Utatuzi wa Urekebishaji. Vinginevyo, chagua Zana ya Usanidi ya EMIF TG kwa utatuzi wa jenereta ya trafiki, kama ilivyoelezwa katika Kuzalisha Ex Designampna Chaguo la Usanidi wa TG.
5. Bonyeza Open Toolkit kufungua kuu view ya Zana ya Utatuzi ya EMIF.
6. Ikiwa kuna matukio mengi ya EMIF katika muundo uliopangwa, chagua safu (njia ya JTAG master) na kitambulisho cha kiolesura cha kumbukumbu cha mfano wa EMIF wa kuamilisha zana ya zana.
7. Bofya Amilisha Kiolesura ili kuruhusu kisanduku cha zana kusoma vigezo vya kiolesura na hali ya urekebishaji.
8. Ni lazima utatue kiolesura kimoja kwa wakati mmoja; kwa hiyo, ili kuunganisha kwenye kiolesura kingine katika muundo, lazima kwanza uzima kiolesura cha sasa.

Wafuatao ni wa zamaniampmaelezo ya ripoti kutoka kwa Zana ya Utatuzi ya Urekebishaji wa EMIF na Zana ya Usanidi ya EMIF TG:, mtawalia.

Kumbuka: Kwa maelezo juu ya utatuzi wa urekebishaji, rejelea Utatuzi kwa Zana ya Utatuzi ya Kiolesura cha Kumbukumbu ya Nje, katika Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA wa Kumbukumbu ya Nje.

Kumbuka: Kwa maelezo kuhusu utatuzi wa jenereta ya trafiki, rejelea Kiolesura cha Mtumiaji cha Usanidi wa Kijenereta cha Trafiki, katika Mwongozo wa Mtumiaji wa IP wa Intel Agilex FPGA wa Kumbukumbu ya Nje.

Kubuni ExampMaelezo ya Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP

Unapoweka vigezo na kutoa IP yako ya EMIF, unaweza kubainisha kuwa mfumo huunda saraka za uigaji na usanisi. file seti, na kuzalisha file huweka kiotomatiki. Ukichagua Uigaji au Usanisi chini ya Mfampna Ubunifu Files kwenye Kutample Miundo kichupo, mfumo huunda simulation kamili file seti au mchanganyiko kamili file kuweka, kwa mujibu wa uteuzi wako.

Usanifu wa Usanifu Example
Usanifu wa awali wa zamaniample ina vizuizi vikuu vilivyoonyeshwa kwenye takwimu hapa chini.

• Jenereta ya trafiki, ambayo ni mfano wa zamani wa Avalon®-MMample driver ambayo hutekelezea muundo wa uwongo-nasibu wa usomaji na kuandika kwa idadi iliyobainishwa ya anwani. Jenereta ya trafiki pia hufuatilia data iliyosomwa kutoka kwenye kumbukumbu ili kuhakikisha inalingana na data iliyoandikwa na kudai kutofaulu vinginevyo.
• Mfano wa kiolesura cha kumbukumbu, ambacho ni pamoja na:
  • Kidhibiti kumbukumbu kinachosimamia kati ya kiolesura cha Avalon-MM na kiolesura cha AFI.
  • PHY, ambayo hutumika kama kiolesura kati ya kidhibiti kumbukumbu na vifaa vya kumbukumbu vya nje kufanya shughuli za kusoma na kuandika.

Kielelezo 7. Usanifu wa Usanifu Example

Kumbuka: Ikiwa moja au zaidi ya Modi ya Kushiriki ya PLL, Hali ya Kushiriki ya DLL, au vigezo vya Hali ya Kushiriki ya OCT itawekwa kwa thamani yoyote isipokuwa Hakuna Kushiriki, muundo wa awali wa awali.ample itakuwa na matukio mawili ya kiolesura cha trafiki/kumbukumbu. Matukio mawili ya kiolesura cha jenereta/kumbukumbu ya trafiki yanahusiana tu na miunganisho ya pamoja ya PLL/DLL/OCT kama inavyofafanuliwa na mipangilio ya vigezo. Matukio ya kiolesura cha trafiki/kumbukumbu huonyesha jinsi unavyoweza kutengeneza miunganisho kama hii katika miundo yako mwenyewe.

Usanifu wa Kuiga Example
Muundo wa kuiga mfanoample ina vizuizi vikuu vilivyoonyeshwa kwenye mchoro ufuatao.

• Mfano wa muundo wa awali wa zamaniample. Kama ilivyoelezwa katika sehemu iliyopita, muundo wa awali wa zamaniample ina jenereta ya trafiki, sehemu ya urekebishaji, na mfano wa kiolesura cha kumbukumbu. Hizi huzuia miundo chaguomsingi ya mifano dhahania ya uigaji inapofaa kwa uigaji wa haraka.
• Kielelezo cha kumbukumbu, ambacho hufanya kazi kama kielelezo cha kawaida ambacho hufuata vipimo vya itifaki ya kumbukumbu. Mara kwa mara, wachuuzi wa kumbukumbu hutoa mifano ya kuiga kwa vipengele vyao maalum vya kumbukumbu ambavyo unaweza kupakua kutoka kwao webtovuti.
• Kikagua hali, ambacho hufuatilia mawimbi ya hali kutoka kwa kiolesura cha kumbukumbu ya nje ya IP na jenereta ya trafiki, ili kuashiria hali ya kupita au kutofaulu kwa jumla.

Kielelezo 10. Muundo wa Kuiga Kutample

Example Designs Interface Tab
Mhariri wa parameta ni pamoja na Example Miundo kichupo ambacho hukuruhusu kuainisha na kutoa muundo wako wa zamaniampchini.

Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji

Matoleo ya IP ni sawa na matoleo ya programu ya Intel Quartus Prime Design Suite hadi v19.1. Kutoka kwa programu ya Intel Quartus Prime Design Suite 19.2 au matoleo mapya zaidi, IP zina mpango mpya wa matoleo ya IP. Ikiwa toleo la msingi la IP halijaorodheshwa, mwongozo wa mtumiaji wa toleo la awali la msingi wa IP unatumika.

Toleo la IP Core	Mwongozo wa Mtumiaji
2.4.0	Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji
2.3.0	Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji
2.3.0	Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji
2.1.0	Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji
19.3	Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP Design Exampna Kumbukumbu za Mwongozo wa Mtumiaji

Historia ya Marekebisho ya Hati kwa Violesura vya Kumbukumbu vya Nje Intel Agilex FPGA IP Design Exampna Mwongozo wa Mtumiaji

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2021.06.21	21.2	2.4.2	Katika Kubuni Exampna Anza Haraka sura: • Aliongeza dokezo kwenye Kukusanya na Kuandaa Ubunifu wa Intel Agilex EMIF Example mada. • Kurekebisha jina la Kuzalisha Design Example na Chaguo la Utatuzi wa Urekebishaji mada. • Aliongeza Kuzalisha Design Exampna Chaguo la Usanidi wa TG na Kuwasha Jenereta ya Trafiki katika Mfano wa Kubuniample mada. • Hatua zilizorekebishwa za 2, 3, na 4, zilisasisha takwimu kadhaa, na kuongeza dokezo, katika Kwa kutumia Design Exampna Zana ya Utatuzi ya EMIF mada.
2021.03.29	21.1	2.4.0	Katika Kubuni Exampna Anza Haraka sura: • Aliongeza dokezo kwenye Inazalisha Muundo wa Kusanifu wa EMIF Example na Inazalisha EMIF Design Example kwa Uigaji mada. • Ilisasishwa File Mchoro wa muundo katika Inazalisha EMIF Design Example kwa Uigaji mada.
2020.12.14	20.4	2.3.0	Katika Kubuni Exampna Anza Haraka sura, ilifanya mabadiliko yafuatayo: • Ilisasishwa Inazalisha Muundo wa Kusanifu wa EMIF Example mada kujumuisha miundo ya EMIF nyingi. • Ilisasisha takwimu kwa hatua ya 3, katika Inazalisha EMIF Design Example kwa Uigaji mada.
2020.10.05	20.3	2.3.0	Katika Kubuni Exampna Mwongozo wa Kuanza Haraka sura, ilifanya mabadiliko yafuatayo: • Ndani Kuunda Mradi wa EMIF, ilisasisha picha katika hatua ya 6. • Ndani Inazalisha Muundo wa Kusanifu wa EMIF Example, ilisasisha takwimu katika hatua ya 3. • Ndani Inazalisha EMIF Design Example kwa Uigaji, ilisasisha takwimu katika hatua ya 3. • Ndani Uigaji dhidi ya Utekelezaji wa maunzi, imesahihisha makosa madogo ya kuandika kwenye jedwali la pili. • Ndani Kwa kutumia Design Exampna Zana ya Utatuzi ya EMIF, iliyorekebishwa hatua ya 6, iliongeza hatua ya 7 na 8.
iliendelea…

Toleo la Hati	Toleo kuu la Intel Quartus	Toleo la IP	Mabadiliko
2020.04.13	20.1	2.1.0	• Ndani ya Kuhusu sura, ilirekebisha jedwali katika Taarifa ya Kutolewa mada. • Ndani ya Kubuni Exampna Mwongozo wa Kuanza Haraka sura: - Hatua ya 7 iliyorekebishwa na picha inayohusishwa, kwenye Inazalisha Muundo wa Kusanifu wa EMIF Example mada. - Iliyorekebishwa Kuzalisha Kubuni Exampna Chaguo la Utatuzi mada. - Iliyorekebishwa Kwa kutumia Design Exampna Zana ya Utatuzi ya EMIF mada.
2019.12.16	19.4	2.0.0	• Ndani ya Kubuni Exampna Anza Haraka sura: - Ilisasisha kielelezo katika hatua ya 6 ya Kuunda Mradi wa EMIF mada. - Ilisasisha kielelezo katika hatua ya 4 ya Inazalisha Muundo wa Kusanifu wa EMIF Example mada. - Ilisasisha kielelezo katika hatua ya 4 ya Inazalisha EMIF Design Example kwa Uigaji mada. - Ilibadilishwa hatua ya 5 katika Inazalisha EMIF Design Example kwa Uigaji mada. - Iliyorekebishwa Miongozo ya Jumla ya Pini na Benki za karibu sehemu za Bandika Uwekaji wa IP ya Intel Agilex EMIF mada.
2019.10.18	19.3		• Ndani ya Kuunda Mradi wa EMIF mada, ilisasisha picha kwa pointi 6. • Ndani ya Kuzalisha na Kusanidi IP ya EMIF mada, ilisasisha takwimu kwa hatua ya 1. • Katika meza katika Miongozo ya Mhariri wa Kigezo cha Intel Agilex EMIF mada, ilibadilisha maelezo ya Bodi kichupo. • Ndani ya Inazalisha Muundo wa Kusanifu wa EMIF Example na Inazalisha EMIF Design Example kwa Uigaji mada, ilisasisha picha katika hatua ya 3 ya kila mada. • Ndani ya Inazalisha EMIF Design Example kwa Uigaji mada, imesasishwa Muundo wa Uigaji Uliozalishwa Example File Muundo takwimu na kurekebisha noti ifuatayo takwimu. • Ndani ya Inazalisha Muundo wa Kusanifu wa EMIF Example mada, imeongeza hatua na takwimu kwa violesura vingi.
2019.07.31	19.2	1.2.0	• Imeongezwa Kuhusu Miingiliano ya Kumbukumbu ya Nje Intel Agilex FPGA IP sura na Taarifa ya Kutolewa. • Tarehe na nambari za toleo zilizosasishwa. • Uboreshaji mdogo kwa Usanifu wa Usanifu Example takwimu katika Usanifu wa Usanifu Example mada.
2019.04.02	19.1		• Toleo la awali.

Historia ya Marekebisho ya Hati kwa Violesura vya Kumbukumbu vya Nje Intel Agilex FPGA IP Design Exampna Mwongozo wa Mtumiaji

Nyaraka / Rasilimali

intel UG-20219 Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP Design Example [pdf] Mwongozo wa Mtumiaji Violesura vya Kumbukumbu vya Nje vya UG-20219 Intel Agilex FPGA IP Design Example, UG-20219, Violesura vya Kumbukumbu ya Nje Intel Agilex FPGA IP Design Example, Violesura vya Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Marejeleo

• Mwongozo wa Mtumiaji