UG-20219 Interfaces de memória externa Intel Agilex FPGA IP Design Example

Sobre as interfaces de memória externa Intel® Agilex™ FPGA IP

Informações de lançamento

As versões IP são iguais às versões do software Intel® Quartus® Prime Design Suite até v19.1. A partir do software Intel Quartus Prime Design Suite versão 19.2 ou posterior, os núcleos IP têm um novo esquema de versionamento de IP. O número do esquema de versionamento IP (XYZ) muda de uma versão de software para outra. Uma mudança em:

• X indica uma revisão importante do IP. Se você atualizar seu software Intel Quartus Prime, deverá regenerar o IP.
• Y indica que o IP inclui novos recursos. Regenere seu IP para incluir esses novos recursos.
• Z indica que o IP inclui pequenas alterações. Regenere seu IP para incluir essas alterações.
  

  Item	Descrição
  Versão IP	2.4.2
  Intel Quartus Prime	21.2
  Data de lançamento	2021.06.21

Projeto Example Guia de início rápido para interfaces de memória externa Intel Agilex™ FPGA IP

Um ex de design automatizadoampO fluxo está disponível para interfaces de memória externa Intel Agilex™. O Gerar Example botão Designs no ExampA guia Projetos permite especificar e gerar o projeto de síntese e simulação example file conjuntos que você pode usar para validar seu IP EMIF. Você pode gerar um design examparquivo que corresponda ao kit de desenvolvimento Intel FPGA ou para qualquer IP EMIF que você gerar. Você pode usar o design examparquivo para auxiliar na sua avaliação ou como ponto de partida para o seu próprio sistema.

Projeto Geral Exampos fluxos de trabalho

Criando um Projeto EMIF

Para o software Intel Quartus Prime versão 17.1 e posterior, você deve criar um projeto Intel Quartus Prime antes de gerar o IP EMIF e projetar exampeu.

1. Inicie o software Intel Quartus Prime e selecione File ➤ Assistente de Novo Projeto. Clique em Avançar. Projeto Example Guia de início rápido para interfaces de memória externa Intel Agilex™ FPGA IP
2. Especifique um diretório ( ), um nome para o projeto Intel Quartus Prime ( ) e um nome de entidade de design de nível superior ( ) que você deseja criar. Clique em Avançar.
3. Verifique se Projeto Vazio está selecionado. Clique em Avançar duas vezes.
4. Em Família, selecione Intel Agilex.
5. Em Filtro de nome, digite o número de peça do dispositivo.
6. Em Dispositivos disponíveis, selecione o dispositivo apropriado.
7. Clique em Concluir.

Gerando e Configurando o IP EMIF

Os passos seguintes ilustram como gerar e configurar o IP EMIF. Este passo a passo cria uma interface DDR4, mas as etapas são semelhantes para outros protocolos. (Essas etapas seguem o fluxo do Catálogo IP (autônomo); se você optar por usar o fluxo do Platform Designer (sistema), as etapas serão semelhantes.)

1. Na janela Catálogo IP, selecione Interfaces de memória externa Intel Agilex FPGA IP. (Se a janela Catálogo IP não estiver visível, selecione View ➤ Catálogo IP.)
2. No IP Parameter Editor, forneça um nome de entidade para o IP EMIF (o nome que você fornecer aqui se tornará o file nome para o IP) e especifique um diretório. Clique em Criar.
3. O editor de parâmetros possui várias guias onde você deve configurar parâmetros para refletir sua implementação do EMIF.

Diretrizes do editor de parâmetros EMIF Intel Agilex
Este tópico fornece orientação de alto nível para parametrizar as guias no editor de parâmetros IP do Intel Agilex EMIF.

Tabela 1. Diretrizes do Editor de Parâmetros EMIF

Para obter informações detalhadas sobre parâmetros individuais, consulte o capítulo apropriado para seu protocolo de memória no Guia do usuário IP de interfaces de memória externa Intel Agilex FPGA.

Gerando o Projeto EMIF Sintetizável Example

Para o kit de desenvolvimento Intel Agilex, é suficiente deixar a maioria das configurações de IP EMIF do Intel Agilex em seus valores padrão. Para gerar o design sintetizável example, siga estes passos:

1. No exampNa guia Projetos, certifique-se de que a caixa Síntese esteja marcada.
   • Se você estiver implementando interface única exampdesign do arquivo, configure o IP EMIF e clique em File➤ Salvar para salvar a configuração atual na variação do IP do usuário file ( .ip).
     • Se você está implementando um exampPara projetar um arquivo com múltiplas interfaces, especifique Número de IPs para o número desejado de interfaces. Você pode ver o número total de ID do EMIF igual ao número de IPs selecionado. Siga estas etapas para configurar cada interface:
   •  Selecione Cal-IP para especificar a conexão da interface ao IP de calibração.
   • Configure o IP EMIF adequadamente em todas as guias do Editor de Parâmetros.
   • Voltar para Example Design e clique em Capturar no ID EMIF desejado.
   • Repita as etapas de a a c para todos os IDs EMIF.
   • Você pode clicar no botão Limpar para remover os parâmetros capturados e repetir as etapas a a c para fazer alterações no IP do EMIF.
   • Clique File➤ Salvar para salvar a configuração atual na variação do IP do usuário file ( .ip).
2. Clique em Gerar Example Design no canto superior direito da janela.
3. Especifique um diretório para o projeto EMIF example e clique em OK. Geração bem-sucedida do projeto EMIF example cria o seguinte filedefinido em um diretório qii.
4. Clique File ➤ Exit para sair da janela IP Parameter Editor Pro. O sistema avisa: As alterações recentes não foram geradas. Gerar agora? Clique em Não para continuar com o próximo fluxo.
5. Para abrir o exampprojeto, clique File ➤ Abra o Projeto e navegue até o /ample_name>/qii/ed_synth.qpf e clique em Abrir.
   Observação: Para obter informações sobre a compilação e programação do projeto exampou, consulte
   Compilando e programando o Intel Agilex EMIF Design Exampeu.

Figura 4. Projeto Sintetizável Gerado Example File Estrutura

Para obter informações sobre a construção de um sistema com duas ou mais interfaces de memória externa, consulte Criando um Design Examparquivo com múltiplas interfaces EMIF, no Guia do usuário de interfaces de memória externa Intel Agilex FPGA IP. Para obter informações sobre a depuração de múltiplas interfaces, consulte Habilitar o kit de ferramentas EMIF em um design existente, no Guia do usuário de IP Intel Agilex FPGA de interfaces de memória externa.

Observação: Se você não marcar a caixa de seleção Simulação ou Síntese, o diretório de destino conterá apenas o design do Platform Designer files, que não são compiláveis ​​diretamente pelo software Intel Quartus Prime, mas que você pode view ou edite no Platform Designer. Nesta situação você pode executar os seguintes comandos para gerar síntese e simulação file conjuntos.

• Para criar um projeto compilável, você deve executar quartus_sh -t make_qii_design.tclscript no diretório de destino.
• Para criar um projeto de simulação, você deve executar o script quartus_sh -t make_sim_design.tcl no diretório de destino.

Observação: Se você gerou um design examparquivo e, em seguida, fazer alterações nele no editor de parâmetros, você deve gerar novamente o projeto example para ver suas mudanças implementadas. O design recém-gerado example não substitui o design existente example files.

Gerando o EMIF Design Examparquivo para simulação

Para o kit de desenvolvimento Intel Agilex, é suficiente deixar a maioria das configurações de IP EMIF do Intel Agilex em seus valores padrão. Para gerar o design examparquivo para simulação, siga estas etapas:

1. No exampNa guia Projetos, certifique-se de que a caixa Simulação esteja marcada. Escolha também o formato HDL de simulação necessário, Verilog ou VHDL.
2. Configure o IP EMIF e clique em File ➤ Salvar para salvar a configuração atual na variação do IP do usuário file ( .ip).
3. Clique em Gerar Example Design no canto superior direito da janela.
4. Especifique um diretório para o projeto EMIF example e clique em OK. Geração bem-sucedida do projeto EMIF example cria vários file define para vários simuladores suportados, em um diretório sim/ed_sim.
5. Clique File ➤ Exit para sair da janela IP Parameter Editor Pro. O sistema avisa: As alterações recentes não foram geradas. Gerar agora? Clique em Não para continuar com o próximo fluxo.

Projeto de Simulação Gerado Example File Estrutura

Observação: As interfaces de memória externa Intel Agilex FPGA IP atualmente suportam apenas os simuladores VCS, ModelSim/QuestaSim e Xcelium. Suporte adicional ao simulador está planejado em versões futuras.

Observação: Se você não marcar a caixa de seleção Simulação ou Síntese, o diretório de destino conterá apenas o design do Platform Designer files, que não são compiláveis ​​diretamente pelo software Intel Quartus Prime, mas que você pode view ou edite no Platform Designer. Nesta situação você pode executar os seguintes comandos para gerar síntese e simulação file conjuntos.

• Para criar um projeto compilável, você deve executar o script quartus_sh -t make_qii_design.tcl no diretório de destino.
• Para criar um projeto de simulação, você deve executar o script quartus_sh -t make_sim_design.tcl no diretório de destino.

Observação: Se você gerou um design examparquivo e, em seguida, fazer alterações nele no editor de parâmetros, você deve gerar novamente o projeto example para ver suas mudanças implementadas. O design recém-gerado example não substitui o design existente example files.

Simulação versus implementação de hardware
Para simulação de interface de memória externa, você pode selecionar pular calibração ou calibração completa na guia Diagnóstico durante a geração de IP.

Modelos de Simulação EMIF
Esta tabela compara as características dos modelos de calibração ignorada e calibração completa.

Tabela 2. Modelos de Simulação EMIF: Saltar Calibração versus Calibração Completa

Simulação RTL versus Implementação de Hardware
Esta tabela destaca as principais diferenças entre simulação EMIF e implementação de hardware.

Tabela 3. Simulação EMIF RTL Versus Implementação de Hardware

Você deve executar simulações RTL com base em padrões de tráfego para o aplicativo do seu projeto. Observe que a simulação RTL não modela atrasos de rastreamento de PCB, o que pode causar uma discrepância na latência entre a simulação RTL e a implementação de hardware.

 Simulando IP de Interface de Memória Externa com ModelSim
Este procedimento mostra como simular o projeto EMIF exampeu.

1. Inicie o software Mentor Graphics* ModelSim e selecione File ➤ Alterar diretório. Navegue até o diretório sim/ed_sim/mentor no ex de design geradoample pasta.
2. Verifique se a janela Transcrição é exibida na parte inferior da tela. Se a janela Transcrição não estiver visível, exiba-a clicando em View ➤ Transcrição.
3. Na janela Transcrição, execute source msim_setup.tcl.
4. Depois que source msim_setup.tcl terminar de executar, execute ld_debug na janela Transcript.
5. Depois que ld_debug terminar a execução, verifique se a janela Objetos é exibida. Se a janela Objetos não estiver visível, exiba-a clicando em View ➤ Objetos.
6. Na janela Objetos, selecione os sinais que deseja simular clicando com o botão direito do mouse e selecionando Adicionar onda.
7. Depois de terminar de selecionar os sinais para simulação, execute run -all na janela Transcript. A simulação é executada até que seja concluída.
8. Se a simulação não estiver visível, clique em View ➤ Onda.

Colocação de pinos para Intel Agilex EMIF IP
Este tópico fornece diretrizes para a colocação de pinos.

Sobreview
Os FPGAs Intel Agilex têm a seguinte estrutura:

• Cada dispositivo contém até 8 bancos de E/S.
• Cada banco de E/S contém 2 bancos de sub-E/S.
• Cada banco sub-I/O contém 4 pistas.
• Cada pista contém 12 pinos de E/S de uso geral (GPIO).

Diretrizes Gerais de Pins
A seguir estão as diretrizes gerais de pin.

Observação: Para obter informações mais detalhadas sobre pinos, consulte a seção Pinos IP e planejamento de recursos do Intel Agilex FPGA EMIF no capítulo específico do protocolo para seu protocolo de memória externa, no Guia do usuário de interfaces de memória externa Intel Agilex FPGA IP.

• Certifique-se de que os pinos de uma determinada interface de memória externa residam na mesma linha de E/S.
• As interfaces que abrangem vários bancos devem atender aos seguintes requisitos:
  •  Os bancos devem ser adjacentes um ao outro. Para obter informações sobre bancos adjacentes, consulte o tópico Arquitetura EMIF: Banco de E/S no Guia do usuário IP de interfaces de memória externa Intel Agilex FPGA.
•  Todos os endereços, comandos e pinos associados devem residir em um único subbanco.
• Os pinos de endereço e comando e dados podem compartilhar um subbanco nas seguintes condições:
  • Os pinos de endereço, comando e dados não podem compartilhar uma faixa de E/S.
  • Somente uma pista de E/S não utilizada no banco de endereços e comandos pode conter pinos de dados.

Tabela 4. Restrições gerais de pinos

Observação: Para obter informações mais detalhadas sobre pinos, consulte a seção Pinos IP e planejamento de recursos do Intel Agilex FPGA EMIF no capítulo específico do protocolo para seu protocolo de memória externa, no Guia do usuário de interfaces de memória externa Intel Agilex FPGA IP.

• Certifique-se de que os pinos de uma determinada interface de memória externa residam na mesma linha de E/S.
• As interfaces que abrangem vários bancos devem atender aos seguintes requisitos:
  • Os bancos devem ser adjacentes um ao outro. Para obter informações sobre bancos adjacentes, consulte o tópico Arquitetura EMIF: Banco de E/S no Guia do usuário IP de interfaces de memória externa Intel Agilex FPGA.
• Todos os endereços, comandos e pinos associados devem residir em um único subbanco.
• Os pinos de endereço e comando e dados podem compartilhar um subbanco nas seguintes condições:
  • Os pinos de endereço, comando e dados não podem compartilhar uma faixa de E/S.
  • Somente uma pista de E/S não utilizada no banco de endereços e comandos pode conter pinos de dados.

Gerando um Design Example com a opção de configuração TG

O design EMIF gerado exampO arquivo inclui um bloco gerador de tráfego (TG). Por padrão, o design example usa um bloco TG simples (altera_tg_avl) que só pode ser redefinido para reiniciar um padrão de tráfego codificado. Se necessário, você pode optar por ativar um gerador de tráfego configurável (TG2). No gerador de tráfego configurável (TG2) (altera_tg_avl_2), você pode configurar o padrão de tráfego em tempo real através de registros de controle – o que significa que você não precisa recompilar o projeto para alterar ou reiniciar o padrão de tráfego. Este gerador de tráfego fornece controle preciso sobre o tipo de tráfego que envia na interface de controle EMIF. Além disso, fornece registros de status que contêm informações detalhadas sobre falhas.

Habilitando o Gerador de Tráfego em um Design Example

Você pode ativar o gerador de tráfego configurável na guia Diagnóstico no editor de parâmetros EMIF. Para ativar o gerador de tráfego configurável, ative Usar gerador de tráfego Avalon configurável 2.0 na guia Diagnóstico.

Figura 6.

• Você pode optar por desativar os padrões de tráfego padrãotage ou o tráfego configurado pelo usuário stage, mas você deve ter pelo menos um stage habilitado. Para obter informações sobre estestagPara isso, consulte Padrão de tráfego padrão e Padrão de tráfego configurado pelo usuário no Guia do usuário de interfaces de memória externa Intel Agilex FPGA IP.
• O parâmetro de duração do teste TG2 se aplica somente ao padrão de tráfego padrão. Você pode escolher uma duração de teste curta, média ou infinita.
• Você pode escolher um dos dois valores para o parâmetro TG2 Configuration Interface Mode:
  • JTAG: Permite o uso de uma GUI no console do sistema. Para obter mais informações, consulte Interface de configuração do gerador de tráfego no Guia do usuário IP Intel Agilex FPGA de interfaces de memória externa.
  • Exportar: Permite o uso de lógica RTL personalizada para controlar o padrão de tráfego.

Usando o Design Examparquivo com o EMIF Debug Toolkit

Antes de iniciar o EMIF Debug Toolkit, certifique-se de ter configurado seu dispositivo com um programa file que tem o EMIF Debug Toolkit ativado. Para iniciar o EMIF Debug Toolkit, siga estas etapas:

1. No software Intel Quartus Prime, abra o console do sistema selecionando Ferramentas ➤ Ferramentas de depuração do sistema ➤ Console do sistema.
2. [Pule esta etapa se o seu projeto já estiver aberto no software Intel Quartus Prime.] No console do sistema, carregue o objeto SRAM file (.sof) com o qual você programou a placa (conforme descrito em Pré-requisitos para usar o kit de ferramentas de depuração EMIF, no Guia do usuário de interfaces de memória externa Intel Agilex FPGA IP).
3. Selecione instâncias para depurar.
4. Selecione o kit de ferramentas de depuração de calibração EMIF para depuração de calibração EMIF, conforme descrito em Gerando um Design Examparquivo com a opção de depuração de calibração. Alternativamente, selecione EMIF TG Configuration Toolkit para depuração do gerador de tráfego, conforme descrito em Gerando um Design Examparquivo com a opção de configuração TG.
5. Clique em Open Toolkit para abrir o arquivo principal view do kit de ferramentas de depuração EMIF.
6. Se houver múltiplas instâncias de EMIF no projeto programado, selecione a coluna (caminho para JTAG master) e ID da interface de memória da instância EMIF para a qual ativar o kit de ferramentas.
7. Clique em Ativar interface para permitir que o kit de ferramentas leia os parâmetros da interface e o status de calibração.
8. Você deve depurar uma interface por vez; portanto, para conectar-se a outra interface no projeto, você deve primeiro desativar a interface atual.

Os seguintes são examparquivos de relatórios do EMIF Calibration Debug Toolkit e do EMIF TG Configuration Toolkit:, respectivamente.

Observação: Para obter detalhes sobre a depuração de calibração, consulte Depuração com o kit de ferramentas de depuração de interface de memória externa, no Guia do usuário de interfaces de memória externa Intel Agilex FPGA IP.

Observação: Para obter detalhes sobre a depuração do gerador de tráfego, consulte Interface do usuário de configuração do gerador de tráfego, no Guia do usuário IP de interfaces de memória externa Intel Agilex FPGA.

Projeto ExampDescrição do arquivo para interfaces de memória externa Intel Agilex FPGA IP

Ao parametrizar e gerar seu IP EMIF, você pode especificar que o sistema crie diretórios para simulação e síntese file conjuntos e gerar o file define automaticamente. Se você selecionar Simulação ou Síntese em ExampLe Design Fileestá no ExampNa guia Projetos, o sistema cria uma simulação completa file conjunto ou uma síntese completa file definido, de acordo com sua seleção.

Projeto de Síntese Example
O projeto de síntese examparquivo contém os blocos principais mostrados na figura abaixo.

• Um gerador de tráfego, que é um Avalon®-MM ex sintetizávelampdriver de arquivo que implementa um padrão pseudoaleatório de leituras e gravações em um número parametrizado de endereços. O gerador de tráfego também monitora os dados lidos da memória para garantir que correspondam aos dados gravados e declara uma falha caso contrário.
• Uma instância da interface de memória, que inclui:
  • Um controlador de memória que faz a moderação entre a interface Avalon-MM e a interface AFI.
  • O PHY, que serve como uma interface entre o controlador de memória e os dispositivos de memória externa para realizar operações de leitura e gravação.

Figura 7. Projeto de Síntese Example

Observação: Se um ou mais parâmetros do Modo de Compartilhamento PLL, Modo de Compartilhamento DLL ou Modo de Compartilhamento OCT forem definidos com qualquer valor diferente de Sem Compartilhamento, o design de síntese exampO arquivo conterá duas instâncias de gerador de tráfego/interface de memória. As duas instâncias de gerador de tráfego/interface de memória são relacionadas apenas por conexões PLL/DLL/OCT compartilhadas, conforme definido pelas configurações de parâmetro. As instâncias da interface do gerador de tráfego/memória demonstram como você pode fazer essas conexões em seus próprios projetos.

Projeto de Simulação Example
O projeto de simulação examparquivo contém os blocos principais mostrados na figura a seguir.

• Um exemplo do design de síntese example. Conforme descrito na seção anterior, o projeto de síntese exampO arquivo contém um gerador de tráfego, um componente de calibração e uma instância da interface de memória. Esses blocos são padronizados para modelos de simulação abstratos quando apropriado para simulação rápida.
• Um modelo de memória, que atua como um modelo genérico que adere às especificações do protocolo de memória. Freqüentemente, os fornecedores de memória fornecem modelos de simulação para seus componentes de memória específicos que você pode baixar de seus websites.
• Um verificador de status, que monitora os sinais de status do IP da interface de memória externa e do gerador de tráfego, para sinalizar uma condição geral de aprovação ou reprovação.

Figura 10. Projeto de Simulação Example

ExampAba Interface de Projetos
O editor de parâmetros inclui um Example Aba Designs que permite parametrizar e gerar seu design examples.

Interfaces de memória externa Intel Agilex FPGA IP Design ExampArquivos do Guia do Usuário

As versões IP são iguais às versões do software Intel Quartus Prime Design Suite até v19.1. A partir do software Intel Quartus Prime Design Suite versão 19.2 ou posterior, os IPs têm um novo esquema de versionamento de IP. Se uma versão do núcleo IP não estiver listada, o guia do usuário da versão anterior do núcleo IP será aplicado.

Histórico de revisão de documentos para interfaces de memória externa Intel Agilex FPGA IP Design Example Guia do usuário

Histórico de revisão de documentos para interfaces de memória externa Intel Agilex FPGA IP Design Example Guia do usuário

Documentos / Recursos

Intel UG-20219 Interfaces de memória externa Intel Agilex FPGA IP Design Example [pdf] Guia do Usuário UG-20219 Interfaces de memória externa Intel Agilex FPGA IP Design Example, UG-20219, Interfaces de memória externa Intel Agilex FPGA IP Design Examparquivo, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Referências

• Manual do usuário