UG-20219 Memoria esterna Interfacce Intel Agilex FPGA IP Design Example
Informazioni sulle interfacce di memoria esterna Intel® Agilex™ FPGA IP
Informazioni sulla versione
Le versioni IP sono le stesse delle versioni del software Intel® Quartus® Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP. Il numero dello schema di versioning IP (XYZ) cambia da una versione software all'altra. Un cambiamento in:
- X indica una revisione importante dell'IP. Se aggiorni il tuo software Intel Quartus Prime, devi rigenerare l'IP.
- Y indica che l'IP include nuove funzionalità. Rigenera il tuo IP per includere queste nuove funzionalità.
- Z indica che l'IP include modifiche minori. Rigenera il tuo IP per includere queste modifiche.
Articolo Descrizione Versione IP 2.4.2 Intel Quartus Prime 21.2 Data di rilascio 2021.06.21
Design esample Guida rapida per le interfacce di memoria esterna Intel Agilex™ FPGA IP
Un design automatizzato esampil flusso è disponibile per le interfacce di memoria esterna Intel Agilex™. Il Genera Examppulsante le Designs sull'esampla scheda Disegni consente di specificare e generare il progetto di sintesi e simulazione esample file set che puoi utilizzare per convalidare il tuo IP EMIF. Puoi generare un disegno esample che corrisponde al kit di sviluppo Intel FPGA o per qualsiasi IP EMIF generato. Puoi usare il design esample per assistere la tua valutazione o come punto di partenza per il tuo sistema.
Progettazione generale esample Flussi di lavoro
Creazione di un progetto EMIF
Per il software Intel Quartus Prime versione 17.1 e successive, è necessario creare un progetto Intel Quartus Prime prima di generare l'IP EMIF e progettare examplui.
- Avvia il software Intel Quartus Prime e seleziona File ➤ Creazione guidata nuovo progetto. Fare clic su Avanti. Progettazione esample Guida rapida per le interfacce di memoria esterna Intel Agilex™ FPGA IP
- Specificare una directory ( ), un nome per il progetto Intel Quartus Prime ( ) e un nome di entità di progettazione di primo livello ( ) che vuoi creare. Fare clic su Avanti.
- Verificare che sia selezionato Progetto vuoto. Fare clic su Avanti due volte.
- In Famiglia, seleziona Intel Agilex.
- In Filtro nome digitare il numero di parte del dispositivo.
- In Dispositivi disponibili selezionare il dispositivo appropriato.
- Fare clic su Fine.
Generazione e configurazione dell'IP EMIF
I passaggi seguenti illustrano come generare e configurare l'IP EMIF. Questa procedura dettagliata crea un'interfaccia DDR4, ma i passaggi sono simili per altri protocolli. (Questi passaggi seguono il flusso Catalogo IP (autonomo); se invece scegli di utilizzare il flusso Platform Designer (sistema), i passaggi sono simili.)
- Nella finestra Catalogo IP, selezionare External Memory Interfaces Intel Agilex FPGA IP. (Se la finestra Catalogo IP non è visibile, selezionare View ➤ Catalogo IP.)
- In IP Parameter Editor, fornisci un nome di entità per l'IP EMIF (il nome che fornisci qui diventa il file nome per l'IP) e specificare una directory. Fare clic su Crea.
- L'editor dei parametri ha più schede in cui è necessario configurare i parametri per riflettere l'implementazione EMIF.
Linee guida per l'editor dei parametri Intel Agilex EMIF
Questo argomento fornisce indicazioni di alto livello per la parametrizzazione delle schede nell'editor di parametri IP Intel Agilex EMIF.
Tabella 1. Linee guida dell'editor dei parametri EMIF
| Scheda Editor parametri | Linee guida |
| Generale | Assicurarsi che i seguenti parametri siano inseriti correttamente:
• Il grado di velocità per il dispositivo. • La frequenza di clock della memoria. • La frequenza di clock di riferimento del PLL. |
| Memoria | • Fare riferimento alla scheda tecnica del dispositivo di memoria per inserire i parametri sul Memoria scheda.
• È inoltre necessario inserire una posizione specifica per il pin ALERT#. (Si applica solo al protocollo di memoria DDR4.) |
| Mem I/O | • Per le indagini iniziali sul progetto, è possibile utilizzare le impostazioni predefinite in
Mem I/O scheda. • Per la convalida avanzata del progetto, è necessario eseguire la simulazione della scheda per derivare le impostazioni di terminazione ottimali. |
| Interfaccia FPGA | • Per le indagini iniziali sul progetto, è possibile utilizzare le impostazioni predefinite in
Interfaccia FPGA scheda. • Per la convalida avanzata del progetto, è necessario eseguire la simulazione della scheda con i modelli IBIS associati per selezionare gli standard I/O appropriati. |
| Temporizzazione della memoria | • Per le indagini iniziali sul progetto, è possibile utilizzare le impostazioni predefinite in
Temporizzazione della memoria scheda. • Per la convalida avanzata del progetto, è necessario immettere i parametri in base alla scheda tecnica del dispositivo di memoria. |
| Controllore | Impostare i parametri del controller in base alla configurazione e al comportamento desiderati per il controller di memoria. |
| Diagnostica | È possibile utilizzare i parametri sul Diagnostica scheda per assistere nel test e nel debug dell'interfaccia di memoria. |
| Example Disegni | IL Example Disegni la scheda ti consente di generare design esampfile per la sintesi e per la simulazione. Il disegno generato esample è un sistema EMIF completo costituito dall'IP EMIF e da un driver che genera traffico casuale per convalidare l'interfaccia di memoria. |
Per informazioni dettagliate sui singoli parametri, fare riferimento al capitolo appropriato per il proprio protocollo di memoria nella Guida dell'utente di Intel Agilex FPGA IP sulle interfacce di memoria esterna.
Generazione del progetto EMIF sintetizzabile Example
Per il kit di sviluppo Intel Agilex, è sufficiente lasciare la maggior parte delle impostazioni IP Intel Agilex EMIF sui valori predefiniti. Per generare il design sintetizzabile esample, segui questi passaggi:
- Sull'esample Disegni, assicurarsi che la casella Sintesi sia selezionata.
- Se stai implementando una singola interfaccia example design, configurare l'IP EMIF e fare clic File➤ Salva per salvare l'impostazione corrente nella variazione IP dell'utente file ( .ip).
- Se stai implementando un example design con più interfacce, specificare Number of IPs per il numero desiderato di interfacce. È possibile visualizzare il numero totale di ID EMIF uguale al numero di IP selezionato. Segui questi passaggi per configurare ciascuna interfaccia:
- Selezionare Cal-IP per specificare la connessione dell'interfaccia all'IP di calibrazione.
- Configurare l'IP EMIF di conseguenza in tutte le schede Editor dei parametri.
- Torna all'Esample Design e fare clic su Acquisisci sull'ID EMIF desiderato.
- Ripetere i passaggi da a a c per tutti gli ID EMIF.
- È possibile fare clic sul pulsante Cancella per rimuovere i parametri acquisiti e ripetere i passaggi da a a c per apportare modifiche all'IP EMIF.
- Clic File➤ Salva per salvare l'impostazione corrente nella variazione IP dell'utente file ( .ip).
- Se stai implementando una singola interfaccia example design, configurare l'IP EMIF e fare clic File➤ Salva per salvare l'impostazione corrente nella variazione IP dell'utente file ( .ip).
- Fare clic su Genera esample Design nell'angolo in alto a destra della finestra.
- Specificare una directory per il design EMIF esample e fare clic su OK. Generazione di successo del design EMIF example crea quanto segue fileimpostato in una directory qii.
- Clic File ➤ Esci per uscire dalla finestra IP Parameter Editor Pro. Il sistema richiede, Le modifiche recenti non sono state generate. Genera ora? Fare clic su No per continuare con il flusso successivo.
- Per aprire l'example design, clicca File ➤ Aprire Project e passare al file /ample_name>/qii/ed_synth.qpf e fare clic su Apri.
Nota: Per informazioni sulla compilazione e programmazione del disegno example, fare riferimento a
Compilazione e programmazione di Intel Agilex EMIF Design Examplui.
Figura 4. Progetto sintetizzabile generato esample File Struttura
Per informazioni sulla costruzione di un sistema con due o più interfacce di memoria esterna, fare riferimento a Creazione di un progetto Example con più interfacce EMIF, nella Guida per l'utente di Intel Agilex FPGA IP sulle interfacce di memoria esterna. Per informazioni sul debug di più interfacce, fare riferimento a Enabling the EMIF Toolkit in an Existing Design, in External Memory Interfaces Intel Agilex FPGA IP User Guide.
Nota: Se non si seleziona la casella di controllo Simulazione o Sintesi, la directory di destinazione contiene solo la progettazione di Platform Designer files, che non sono compilabili direttamente dal software Intel Quartus Prime, ma che puoi view o modificare in Platform Designer. In questa situazione è possibile eseguire i seguenti comandi per generare sintesi e simulazione file set.
- Per creare un progetto compilabile, devi eseguire lo script quartus_sh -t make_qii_design.tcl nella directory di destinazione.
- Per creare un progetto di simulazione, devi eseguire lo script quartus_sh -t make_sim_design.tcl nella directory di destinazione.
Nota: Se hai generato un design example e quindi apportare modifiche ad esso nell'editor dei parametri, è necessario rigenerare il disegno esample per vedere le modifiche implementate. Il design appena generato example non sovrascrive il design esistente esample files.
Generazione dell'EMIF Design Example per Simulazione
Per il kit di sviluppo Intel Agilex, è sufficiente lasciare la maggior parte delle impostazioni IP Intel Agilex EMIF sui valori predefiniti. Per generare il disegno esample per la simulazione, attenersi alla seguente procedura:
- Sull'esampNella scheda Disegni, assicurarsi che la casella Simulazione sia selezionata. Scegli anche il formato Simulation HDL richiesto, Verilog o VHDL.
- Configurare l'IP EMIF e fare clic File ➤ Salva per salvare l'impostazione corrente nella variazione IP dell'utente file ( .ip).
- Fare clic su Genera esample Design nell'angolo in alto a destra della finestra.
- Specificare una directory per il design EMIF esample e fare clic su OK. Generazione di successo del design EMIF example crea multipli file set per vari simulatori supportati, in una directory sim/ed_sim.
- Clic File ➤ Esci per uscire dalla finestra IP Parameter Editor Pro. Il sistema richiede, Le modifiche recenti non sono state generate. Genera ora? Fare clic su No per continuare con il flusso successivo.
Progettazione di simulazione generata esample File Struttura
Nota: Le interfacce di memoria esterna Intel Agilex FPGA IP attualmente supportano solo i simulatori VCS, ModelSim/QuestaSim e Xcelium. Il supporto aggiuntivo del simulatore è pianificato nelle versioni future.
Nota: Se non si seleziona la casella di controllo Simulazione o Sintesi, la directory di destinazione contiene solo la progettazione di Platform Designer files, che non sono compilabili direttamente dal software Intel Quartus Prime, ma che puoi view o modificare in Platform Designer. In questa situazione è possibile eseguire i seguenti comandi per generare sintesi e simulazione file set.
- Per creare un progetto compilabile, devi eseguire lo script quartus_sh -t make_qii_design.tcl nella directory di destinazione.
- Per creare un progetto di simulazione, devi eseguire lo script quartus_sh -t make_sim_design.tcl nella directory di destinazione.
Nota: Se hai generato un design example e quindi apportare modifiche ad esso nell'editor dei parametri, è necessario rigenerare il disegno esample per vedere le modifiche implementate. Il design appena generato example non sovrascrive il design esistente esample files.
Simulazione contro implementazione hardware
Per la simulazione dell'interfaccia di memoria esterna, è possibile selezionare salta calibrazione o calibrazione completa nella scheda Diagnostica durante la generazione IP.
Modelli di simulazione EMIF
Questa tabella confronta le caratteristiche dei modelli di calibrazione skip e di calibrazione completa.
Tabella 2. Modelli di simulazione EMIF: salta calibrazione rispetto a calibrazione completa
| Salta la calibrazione | Calibrazione completa |
| Simulazione a livello di sistema incentrata sulla logica utente. | Simulazione dell'interfaccia di memoria incentrata sulla calibrazione. |
| I dettagli della calibrazione non vengono acquisiti. | Cattura tutte le stages di calibrazione. |
| Ha la capacità di memorizzare e recuperare i dati. | Include livellamento, raddrizzamento per bit, ecc. |
| Rappresenta l'efficienza accurata. | |
| Non considera l'inclinazione della scheda. | |
Simulazione RTL contro implementazione hardware
Questa tabella evidenzia le principali differenze tra la simulazione EMIF e l'implementazione hardware.
Tabella 3. Simulazione EMIF RTL rispetto all'implementazione hardware
| Simulazione RTL | Implementazione hardware |
| Il codice di inizializzazione e calibrazione di Nios® viene eseguito in parallelo. | L'inizializzazione di Nios e il codice di calibrazione vengono eseguiti in sequenza. |
| Le interfacce affermano il segnale cal_done simultaneamente nella simulazione. | Operazioni più corrette determinano l'ordine di calibrazione e le interfacce non affermano cal_done contemporaneamente. |
Dovresti eseguire simulazioni RTL basate sui modelli di traffico per l'applicazione del tuo progetto. Si noti che la simulazione RTL non modella i ritardi di traccia PCB che possono causare una discrepanza nella latenza tra la simulazione RTL e l'implementazione hardware.
Simulazione dell'IP dell'interfaccia di memoria esterna con ModelSim
Questa procedura mostra come simulare il progetto EMIF esamplui.
- Avvia il software Mentor Graphics* ModelSim e seleziona File ➤ Modifica directory. Passare alla directory sim/ed_sim/mentor all'interno del progetto generato esampcartella le.
- Verificare che la finestra Trascrizione sia visualizzata nella parte inferiore dello schermo. Se la finestra Trascrizione non è visibile, visualizzala facendo clic View ➤ Trascrizione.
- Nella finestra Trascrizione, esegui source msim_setup.tcl.
- Al termine dell'esecuzione di msim_setup.tcl, eseguire ld_debug nella finestra Trascrizione.
- Al termine dell'esecuzione di ld_debug, verificare che sia visualizzata la finestra Oggetti. Se la finestra Oggetti non è visibile, visualizzala facendo clic View ➤ Oggetti.
- Nella finestra Oggetti selezionare i segnali che si desidera simulare facendo clic con il pulsante destro del mouse e selezionando Aggiungi onda.
- Dopo aver finito di selezionare i segnali per la simulazione, esegui run -all nella finestra Transcript. La simulazione viene eseguita fino al completamento.
- Se la simulazione non è visibile, fare clic su View ➤ Onda.
Posizionamento dei pin per Intel Agilex EMIF IP
Questo argomento fornisce le linee guida per il posizionamento dei pin.
Sopraview
Gli FPGA Intel Agilex hanno la seguente struttura:
- Ciascun dispositivo contiene fino a 8 banchi I/O.
- Ogni banco I/O contiene 2 banchi I/O secondari.
- Ciascun banco sub-I/O contiene 4 corsie.
- Ogni corsia contiene 12 pin I/O (GPIO) generici.
Linee guida generali sui pin
Di seguito sono riportate le linee guida generali per i pin.
Nota: Per informazioni più dettagliate sui pin, fare riferimento alla sezione Intel Agilex FPGA EMIF IP Pin and Resource Planning nel capitolo specifico del protocollo per il protocollo di memoria esterna, nella Guida dell'utente IP Intel Agilex FPGA per le interfacce di memoria esterna.
- Assicurarsi che i pin per una data interfaccia di memoria esterna risiedano all'interno della stessa riga I/O.
- Le interfacce che si estendono su più banche devono soddisfare i seguenti requisiti:
- Le banche devono essere adiacenti l'una all'altra. Per informazioni sui banchi adiacenti, fare riferimento all'argomento Architettura EMIF: I/O Bank nella Guida dell'utente Intel Agilex FPGA IP sulle interfacce di memoria esterna.
- Tutti gli indirizzi, i comandi ei pin associati devono risiedere all'interno di un singolo sottobanco.
- Indirizzo, comando e pin dati possono condividere un sottobanco nelle seguenti condizioni:
- Indirizzo, comando e pin dati non possono condividere una corsia I/O.
- Solo una corsia I/O inutilizzata nel banco indirizzi e comandi può contenere pin di dati.
Tabella 4. Vincoli generali dei pin
| Tipo di segnale | Vincolo |
| Flash di dati | Tutti i segnali appartenenti a un gruppo DQ devono risiedere nella stessa corsia I/O. |
| Dati | I pin DQ correlati devono risiedere nella stessa corsia I/O. Per i protocolli che non supportano le linee dati bidirezionali, i segnali di lettura devono essere raggruppati separatamente dai segnali di scrittura. |
| Indirizzo e Comando | I pin di indirizzo e comando devono risiedere in posizioni predefinite all'interno di un sottobanco I/O. |
Nota: Per informazioni più dettagliate sui pin, fare riferimento alla sezione Intel Agilex FPGA EMIF IP Pin and Resource Planning nel capitolo specifico del protocollo per il protocollo di memoria esterna, nella Guida dell'utente IP Intel Agilex FPGA per le interfacce di memoria esterna.
- Assicurarsi che i pin per una data interfaccia di memoria esterna risiedano all'interno della stessa riga I/O.
- Le interfacce che si estendono su più banche devono soddisfare i seguenti requisiti:
- Le banche devono essere adiacenti l'una all'altra. Per informazioni sui banchi adiacenti, fare riferimento all'argomento Architettura EMIF: I/O Bank nella Guida dell'utente Intel Agilex FPGA IP sulle interfacce di memoria esterna.
- Tutti gli indirizzi, i comandi ei pin associati devono risiedere all'interno di un singolo sottobanco.
- Indirizzo, comando e pin dati possono condividere un sottobanco nelle seguenti condizioni:
- Indirizzo, comando e pin dati non possono condividere una corsia I/O.
- Solo una corsia I/O inutilizzata nel banco indirizzi e comandi può contenere pin di dati.
Generazione di un progetto esample con l'opzione di configurazione TG
Il progetto EMIF generato esample include un blocco generatore di traffico (TG). Per impostazione predefinita, il design esample utilizza un semplice blocco TG (altera_tg_avl) che può essere ripristinato solo per rilanciare un modello di traffico codificato. Se necessario, puoi scegliere di abilitare invece un generatore di traffico configurabile (TG2). Nel generatore di traffico configurabile (TG2) (altera_tg_avl_2), è possibile configurare il modello di traffico in tempo reale attraverso i registri di controllo, il che significa che non è necessario ricompilare il progetto per modificare o rilanciare il modello di traffico. Questo generatore di traffico fornisce un controllo preciso sul tipo di traffico che invia sull'interfaccia di controllo EMIF. Inoltre, fornisce registri di stato che contengono informazioni dettagliate sull'errore.
Abilitazione del generatore di traffico in un progetto esample
È possibile abilitare il generatore di traffico configurabile dalla scheda Diagnostica nell'editor dei parametri EMIF. Per abilitare il generatore di traffico configurabile, attivare Usa generatore di traffico Avalon configurabile 2.0 nella scheda Diagnostica.
Figura 6.
- Puoi scegliere di disabilitare i modelli di traffico predefinititageo il traffico configurato dall'utente stage, ma devi avere almeno una stage abilitato. Per informazioni su questi stages, fare riferimento a Modello di traffico predefinito e Modello di traffico configurato dall'utente nella Guida dell'utente IP Intel Agilex FPGA per le interfacce di memoria esterna.
- Il parametro di durata del test TG2 si applica solo al modello di traffico predefinito. Puoi scegliere una durata del test breve, media o infinita.
- Puoi scegliere uno dei due valori per il parametro TG2 Configuration Interface Mode:
- JTAG: Consente l'uso di una GUI nella console di sistema. Per ulteriori informazioni, fare riferimento all'interfaccia di configurazione del generatore di traffico nella guida per l'utente dell'IP Intel Agilex FPGA sulle interfacce di memoria esterna.
- Esportare: Consente l'uso della logica RTL personalizzata per controllare il modello di traffico.
Utilizzando il design esample con EMIF Debug Toolkit
Prima di avviare EMIF Debug Toolkit, assicurati di aver configurato il tuo dispositivo con una programmazione file che ha l'EMIF Debug Toolkit abilitato. Per avviare EMIF Debug Toolkit, attenersi alla seguente procedura:
- Nel software Intel Quartus Prime, aprire la console di sistema selezionando Strumenti ➤ Strumenti di debug del sistema ➤ Console di sistema.
- [Salta questo passaggio se il tuo progetto è già aperto nel software Intel Quartus Prime.] Nella console di sistema, carica l'oggetto SRAM file (.sof) con cui è stata programmata la scheda (come descritto in Prerequisiti per l'utilizzo di EMIF Debug Toolkit, nella Guida dell'utente Intel Agilex FPGA IP sulle interfacce di memoria esterna).
- Seleziona le istanze di cui eseguire il debug.
- Selezionare EMIF Calibration Debug Toolkit per il debug della calibrazione EMIF, come descritto in Generazione di un progetto Example con l'opzione Calibration Debug. In alternativa, seleziona EMIF TG Configuration Toolkit per il debug del generatore di traffico, come descritto in Generazione di un progetto Example con l'opzione di configurazione TG.
- Fare clic su Apri Toolkit per aprire il file principale view dell'EMIF Debug Toolkit.
- Se sono presenti più istanze EMIF nel disegno programmato, selezionare la colonna (percorso JTAG master) e l'ID dell'interfaccia di memoria dell'istanza EMIF per la quale attivare il toolkit.
- Fare clic su Attiva interfaccia per consentire al toolkit di leggere i parametri dell'interfaccia e lo stato di calibrazione.
- È necessario eseguire il debug di un'interfaccia alla volta; pertanto, per connettersi a un'altra interfaccia nel progetto, è necessario prima disattivare l'interfaccia corrente.
Di seguito sono riportati esempiample dei report di EMIF Calibration Debug Toolkit e EMIF TG Configuration Toolkit:, rispettivamente.
Nota: Per informazioni dettagliate sul debug della calibrazione, fare riferimento a Debug con il toolkit di debug dell'interfaccia di memoria esterna, nella Guida per l'utente di Intel Agilex FPGA IP sulle interfacce di memoria esterna.
Nota: Per informazioni dettagliate sul debug del generatore di traffico, fare riferimento all'interfaccia utente di configurazione del generatore di traffico, nella guida per l'utente di Intel Agilex FPGA IP sulle interfacce di memoria esterna.
Design esample Descrizione per memoria esterna Interfacce Intel Agilex FPGA IP
Quando parametrizzi e generi il tuo IP EMIF, puoi specificare che il sistema crei directory per la simulazione e la sintesi file insiemi e generare il file file imposta automaticamente. Se si seleziona Simulazione o Sintesi in Esampil design Files sull'esampNella scheda Disegni, il sistema crea una simulazione completa file insieme o una sintesi completa file impostato, in base alla selezione.
Progetto di sintesi esample
Il progetto di sintesi esample contiene i blocchi principali mostrati nella figura sottostante.
- Un generatore di traffico, che è un sintetizzabile Avalon®-MM example driver che implementa uno schema pseudo-casuale di letture e scritture su un numero parametrizzato di indirizzi. Il generatore di traffico monitora anche i dati letti dalla memoria per garantire che corrispondano ai dati scritti e in caso contrario afferma un errore.
- Un'istanza dell'interfaccia di memoria, che include:
- Un controller di memoria che funge da moderatore tra l'interfaccia Avalon-MM e l'interfaccia AFI.
- Il PHY, che funge da interfaccia tra il controller di memoria e i dispositivi di memoria esterni per eseguire operazioni di lettura e scrittura.
Figura 7. Progetto di sintesi esample
Nota: Se uno o più dei parametri Modalità di condivisione PLL, Modalità di condivisione DLL o Modalità di condivisione OCT sono impostati su qualsiasi valore diverso da Nessuna condivisione, il progetto di sintesi example conterrà due istanze di generatore di traffico/interfaccia di memoria. Le due istanze dell'interfaccia del generatore di traffico/memoria sono correlate solo da connessioni PLL/DLL/OCT condivise come definito dalle impostazioni dei parametri. Le istanze dell'interfaccia del generatore di traffico/memoria dimostrano come è possibile effettuare tali connessioni nei propri progetti.
Progettazione di simulazione esample
Il progetto di simulazione esample contiene i blocchi principali mostrati nella figura seguente.
- Un esempio del progetto di sintesi example. Come descritto nella sezione precedente, il progetto di sintesi example contiene un generatore di traffico, un componente di calibrazione e un'istanza dell'interfaccia di memoria. Questi blocchi impostano per impostazione predefinita modelli di simulazione astratti ove appropriato per una simulazione rapida.
- Un modello di memoria, che funge da modello generico che aderisce alle specifiche del protocollo di memoria. Spesso i fornitori di memoria forniscono modelli di simulazione per i loro specifici componenti di memoria che è possibile scaricare dal loro websiti.
- Un verificatore di stato, che monitora i segnali di stato dall'IP dell'interfaccia di memoria esterna e dal generatore di traffico, per segnalare una condizione complessiva di esito positivo o negativo.
Figura 10. Progetto di simulazione Esample
Example Disegni Interfaccia Tab
L'editor dei parametri include un Example Scheda Disegni che ti permette di parametrizzare e generare il tuo disegno esampmeno.
Memoria esterna Interfacce Intel Agilex FPGA IP Design Example Guida per l'utente Archivi
Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, gli IP dispongono di un nuovo schema di controllo delle versioni IP. Se una versione core IP non è elencata, si applica la guida per l'utente della versione core IP precedente.
Cronologia delle revisioni del documento per le interfacce di memoria esterna Intel Agilex FPGA IP Design Example Guida per l'utente
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2021.06.21 | 21.2 | 2.4.2 | Nel Design esample Avvio rapido capitolo:
• Aggiunta una nota al file Compilazione e programmazione di Intel Agilex EMIF Design Example argomento. • Modificato il titolo del Generazione di un progetto esample con l'opzione Calibration Debug argomento. • Aggiunto il Generazione di un progetto esample con l'opzione di configurazione TG E Abilitazione del generatore di traffico in un progetto esample argomenti. • Modificati i passaggi 2, 3 e 4, aggiornate diverse cifre e aggiunta una nota nel file Utilizzando il design esample con EMIF Debug Toolkit argomento. |
| 2021.03.29 | 21.1 | 2.4.0 | Nel Design esample Avvio rapido capitolo:
• Aggiunta una nota al file Generazione del progetto EMIF sintetizzabile Example E Generazione dell'EMIF Design Example per Simulazione argomenti. • Aggiornato il File Schema della struttura nel Generazione dell'EMIF Design Example per Simulazione argomento. |
| 2020.12.14 | 20.4 | 2.3.0 | Nel Design esample Avvio rapido capitolo, ha apportato le seguenti modifiche:
• Aggiornato il Generazione del progetto EMIF sintetizzabile Example argomento per includere progetti multi-EMIF. • Aggiornata la figura per il passo 3, nel Generazione dell'EMIF Design Example per Simulazione argomento. |
| 2020.10.05 | 20.3 | 2.3.0 | Nel Design esample Guida rapida capitolo, ha apportato le seguenti modifiche:
• Nel Creazione di un progetto EMIF, ha aggiornato l'immagine nel passaggio 6. • Nel Generazione del progetto EMIF sintetizzabile Example, ha aggiornato la figura nel passaggio 3. • Nel Generazione dell'EMIF Design Example per Simulazione, ha aggiornato la figura nel passaggio 3. • Nel Simulazione contro implementazione hardware, corretto un errore di battitura minore nella seconda tabella. • Nel Utilizzando il design esample con EMIF Debug Toolkit, passaggio 6 modificato, passaggi 7 e 8 aggiunti. |
| continua… | |||
| Versione del documento | Versione Intel Quartus Prime | Versione IP | Cambiamenti |
| 2020.04.13 | 20.1 | 2.1.0 | • Nel Di capitolo, ha modificato la tabella nel
Informazioni sulla versione argomento. • Nel Design esample Guida rapida capitolo: — Modificato il passaggio 7 e l'immagine associata, nel file Generazione del progetto EMIF sintetizzabile Example argomento. — Modificato il Generazione del progetto esample con l'opzione Debug argomento. — Modificato il Utilizzando il design esample con EMIF Debug Toolkit argomento. |
| 2019.12.16 | 19.4 | 2.0.0 | • Nel Design esample Avvio rapido capitolo:
— Aggiornata l'illustrazione al punto 6 del Creazione di un progetto EMIF argomento. — Aggiornata l'illustrazione al punto 4 del Generazione del progetto EMIF sintetizzabile Example argomento. — Aggiornata l'illustrazione al punto 4 del Generazione dell'EMIF Design Example per Simulazione argomento. — Passaggio 5 modificato nel file Generazione dell'EMIF Design Example per Simulazione argomento. — Modificato il Linee guida generali sui pin E Banche adiacenti sezioni del Posizionamento dei pin per Intel Agilex EMIF IP argomento. |
| 2019.10.18 | 19.3 | • Nel Creazione di un progetto EMIF argomento, aggiornata l'immagine con il punto 6.
• Nel Generazione e configurazione dell'IP EMIF argomento, aggiornata la figura con il passaggio 1. • Nella tabella in Linee guida per l'editor dei parametri Intel Agilex EMIF argomento, ha cambiato la descrizione per il Asse scheda. • Nel Generazione del progetto EMIF sintetizzabile Example E Generazione dell'EMIF Design Example per Simulazione argomenti, aggiornata l'immagine nel passaggio 3 di ogni argomento. • Nel Generazione dell'EMIF Design Example per Simulazione argomento, aggiornato il Progettazione di simulazione generata esample File Struttura figura e modificato la nota che segue la figura. • Nel Generazione del progetto EMIF sintetizzabile Example argomento, aggiunto un passaggio e una figura per più interfacce. |
|
| 2019.07.31 | 19.2 | 1.2.0 | • Aggiunto Informazioni sulle interfacce di memoria esterna Intel Agilex FPGA IP capitolo e informazioni sulla versione.
• Date aggiornate e numeri di versione. • Miglioramento minore al Progetto di sintesi esample figura nella Progetto di sintesi esample argomento. |
| 2019.04.02 | 19.1 | • Versione iniziale. |
Cronologia delle revisioni del documento per le interfacce di memoria esterna Intel Agilex FPGA IP Design Example Guida per l'utente
Documenti / Risorse
 |
intel UG-20219 Memoria esterna Interfacce Intel Agilex FPGA IP Design Example [pdf] Guida utente UG-20219 Memoria esterna Interfacce Intel Agilex FPGA IP Design Example, UG-20219, Memoria esterna Interfacce Intel Agilex FPGA IP Design Example, Interfacce Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Esample |
