UG-20219 Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example

Ngeunaan Interfaces Mémori éksternal Intel® Agilexâ„¢ FPGA IP

Émbaran release

Vérsi IP sarua jeung versi software Intel® Quartus® Prime Design Suite nepi ka v19.1. Ti versi software Intel Quartus Prime Design Suite 19.2 atanapi engké, IP cores boga skéma versioning IP anyar. Skéma IP versioning (XYZ) angka robah tina hiji versi software ka nu sejen. Parobahan dina:

• X nunjukkeun révisi utama IP. Upami anjeun ngamutahirkeun parangkat lunak Intel Quartus Prime anjeun, anjeun kedah nga-regenerasi IP.
• Y nunjukkeun IP ngawengku fitur anyar. Regenerate IP anjeun pikeun ngalebetkeun fitur-fitur anyar ieu.
• Z nunjukkeun IP ngawengku parobahan minor. Regenerate IP anjeun pikeun ngawengku parobahan ieu.
  

  Barang	Katerangan
  Vérsi IP	2.4.2
  Intel Quartus Perdana	21.2
  Tanggal paleupasan	2021.06.21

Desain ExampPituduh Mimiti Gancang pikeun Antarmuka Mémori Luar Intel Agilex™ FPGA IP

Hiji desain otomatis exampaliran sadia pikeun panganteur mémori éksternal Intel Agilex ™. The Generate Examptombol Desain le on Examptab Desain ngidinan Anjeun pikeun nangtukeun tur ngahasilkeun sintésis jeung simulasi desain example file set nu bisa Anjeun pake pikeun sangkan méré konfirmasi IP EMIF Anjeun. Anjeun tiasa ngahasilkeun ex designample nu cocog kit ngembangkeun Intel FPGA, atawa pikeun sagala IP EMIF nu ngahasilkeun. Anjeun tiasa nganggo desain example pikeun mantuan evaluasi Anjeun, atawa salaku titik awal pikeun sistem Anjeun sorangan.

Desain Umum Example Workflows

Nyiptakeun Proyék EMIF

Pikeun anjeunna versi software Intel Quartus Prime 17.1 sareng engké, anjeun kedah nyiptakeun proyék Intel Quartus Prime sateuacan ngahasilkeun IP EMIF sareng desain ex.ample.

1. Jalankeun parangkat lunak Intel Quartus Prime sareng pilih File ➤ Wizard Proyék Anyar. Klik Next. Desain ExampPituduh Mimiti Gancang pikeun Antarmuka Mémori Luar Intel Agilex™ FPGA IP
2. Sebutkeun diréktori ( ), ngaran pikeun proyék Intel Quartus Prime ( ), sareng nami éntitas desain tingkat luhur ( ) anu anjeun hoyong jieun. Klik Next.
3. Pariksa yén Proyék Kosong dipilih. Pencét salajengna dua kali.
4. Dina kulawarga, pilih Intel Agilex.
5. Dina Filter ngaran, ketik nomer bagian alat.
6. Dina Alat nu sadia, pilih alat nu cocog.
7. Klik Rengse.

Ngahasilkeun sareng ngonpigurasikeun IP EMIF

Léngkah-léngkah ieu nunjukkeun kumaha cara ngahasilkeun sareng ngonpigurasikeun IP EMIF. Walkthrough ieu nyiptakeun antarmuka DDR4, tapi léngkah-léngkahna sami pikeun protokol anu sanés. (Léngkah-léngkah ieu nuturkeun aliran IP Catalog (mandiri); upami anjeun milih nganggo aliran Platform Designer (sistem), léngkah-léngkahna sami.)

1. Dina jandéla IP Katalog, pilih External Memory Interfaces Intel Agilex FPGA IP. (Upami jandela Katalog IP henteu katingali, pilih View ➤ Katalog IP.)
2. Dina Editor Parameter IP, masihan nami éntitas pikeun IP EMIF (nami anu anjeun bikeun di dieu janten file ngaran pikeun IP) jeung nangtukeun hiji diréktori. Klik Jieun.
3. Editor parameter gaduh sababaraha tab dimana anjeun kedah ngonpigurasikeun parameter pikeun ngagambarkeun palaksanaan EMIF anjeun.

Intel Agilex EMIF Parameter Editor Pedoman
Topik ieu nyayogikeun pitunjuk tingkat luhur pikeun parameterisasi tab dina pangropéa parameter IP Intel Agilex EMIF.

meja 1. EMIF Parameter Editor Pedoman

Parameter Editor Tab	Pituduh
Umum	Pastikeun yén parameter di handap ieu diasupkeun leres: • The speed kelas pikeun alat. • Frékuénsi jam mémori. • The PLL frékuénsi jam rujukan.
Mémori	• Tingal ka lambar data pikeun alat memori Anjeun pikeun nuliskeun parameter dina Mémori tab. • Anjeun oge kudu ngasupkeun lokasi husus pikeun PIN ALERT#. (Larapkeun pikeun protokol mémori DDR4 wungkul.)
Mem I/O	• Pikeun investigations proyék awal, Anjeun bisa make setelan standar dina Mem I/O tab. • Pikeun validasi design canggih, Anjeun kudu ngalakukeun simulasi dewan pikeun diturunkeun setelan terminasi optimal.
FPGA I/O	• Pikeun investigations proyék awal, Anjeun bisa make setelan standar dina FPGA I/O tab. • Pikeun validasi design canggih, Anjeun kudu ngalakukeun simulasi dewan jeung model IBIS pakait pikeun milih luyu I / standar O.
Mem Timing	• Pikeun investigations proyék awal, Anjeun bisa make setelan standar dina Mem Timing tab. • Pikeun validasi desain canggih, Anjeun kudu ngasupkeun parameter nurutkeun lambar data alat memori Anjeun.
Controller	Nyetél parameter controller nurutkeun konfigurasi nu dipikahoyong tur kabiasaan pikeun controller memori Anjeun.
Diagnostik	Anjeun tiasa make parameter dina Diagnostik tab pikeun mantuan dina nguji sarta debugging panganteur memori Anjeun.
Example Desain	The Example Desain tab ngamungkinkeun anjeun ngahasilkeun desain examples pikeun sintésis jeung simulasi. Desain anu dihasilkeun example mangrupakeun sistem EMIF lengkep diwangun ku EMIF IP jeung supir nu dibangkitkeun lalulintas acak pikeun ngesahkeun panganteur memori.

Pikeun inpo wincik tentang parameter individu, tingal bab luyu pikeun protokol memori anjeun dina Interfaces Mémori éksternal Intel Agilex FPGA IP Guide pamaké.

Ngahasilkeun Desain EMIF Synthesizable Example

Pikeun kit pamekaran Intel Agilex, cukup pikeun nyéépkeun kalolobaan setélan IP Intel Agilex EMIF dina nilai standarna. Pikeun ngahasilkeun desain sintésis example, tuturkeun léngkah ieu:

1. Dina Example tab Desain, mastikeun yén kotak Sintésis dipariksa.
   • Upami anjeun ngalaksanakeun antarmuka tunggal exampdesain le, ngonpigurasikeun EMIF IP teras klik File➤ Simpen pikeun nyimpen setelan ayeuna kana variasi IP pamaké file ( .ip).
     • Lamun anjeun ngalaksanakeun hiji example design kalawan sababaraha interfaces, nangtukeun Jumlah IP kana jumlah nu dipikahoyong tina interfaces. Anjeun tiasa ningali jumlah total ID EMIF sami sareng Jumlah IP anu dipilih. Turutan léngkah ieu pikeun ngonpigurasikeun unggal antarmuka:
   •  Pilih Cal-IP pikeun nangtukeun sambungan antarbeungeut ka IP Calibration.
   • Konpigurasikeun IP EMIF sasuai dina sadaya Tab Editor Parameter.
   • Balik deui ka Example tab Desain teras klik Capture dina ID EMIF nu dipikahoyong.
   • Ulang lengkah a nepi ka c pikeun sakabéh ID EMIF.
   • Anjeun tiasa klik tombol Hapus pikeun miceun parameter direbut sarta ngulang lengkah a ka c pikeun parobahan make EMIF IP.
   • Pencét File➤ Simpen pikeun nyimpen setelan ayeuna kana variasi IP pamaké file ( .ip).
2. Klik Generate Example Desain di pojok katuhu luhur jandela.
3. Sebutkeun diréktori pikeun desain EMIF example jeung klik OK. Generasi suksés tina desain EMIF example nyiptakeun handap filedisetél dina diréktori qii.
4. Pencét File ➤ Kaluar pikeun kaluar tina jandela IP Parameter Editor Pro. Sistim nu nyarankeun, Parobahan panganyarna teu acan dihasilkeun. Ngahasilkeun ayeuna? Pencét No pikeun neraskeun aliran salajengna.
5. Pikeun muka urutample desain, klik File ➤ Buka Proyék, teras arahkeun ka /ample_name>/qii/ed_synth.qpf teras klik Buka.
   Catetan: Pikeun émbaran on compiling na programming desain example, ngarujuk kana
   Nyusun sareng Pemrograman Intel Agilex EMIF Design Example.

Gambar 4. Dihasilkeun Desain Synthesizable Example File Struktur

Kanggo inpo tentang ngawangun sistem sareng dua atanapi langkung antarmuka mémori éksternal, tingal Nyieun Desain Example kalawan Sababaraha Interfaces EMIF, dina Interfaces Mémori éksternal Intel Agilex FPGA IP Guide pamaké. Kanggo inpo tentang debugging sababaraha interfaces, tingal Aktipkeun EMIF Toolkit dina Desain Aya, dina Interfaces Mémori éksternal Intel Agilex FPGA IP Guide pamaké.

Catetan: Upami anjeun henteu milih kotak centang Simulasi atanapi Sintésis, diréktori tujuan ngan ukur ngandung desain Platform Designer files, nu teu compilable ku software Intel Quartus Prime langsung, tapi nu bisa view atawa édit dina Desainer Platform. Dina kaayaan ieu anjeun tiasa ngajalankeun paréntah di handap ieu pikeun ngahasilkeun sintésis sareng simulasi file susunan.

• Pikeun nyieun proyék compilable, anjeun kudu ngajalankeun quartus_sh -t make_qii_design.tclscript dina diréktori tujuan.
• Pikeun nyieun proyek simulasi, anjeun kudu ngajalankeun quartus_sh -t make_sim_design.tcl Aksara dina diréktori tujuan.

Catetan: Lamun geus dihasilkeun desain example lajeng jieun perobahan eta dina editor parameter, anjeun kudu regenerate ex designample ningali parobahan anjeun dilaksanakeun. Desain anyar dihasilkeun example teu nimpa ex design ayaample files.

Ngahasilkeun Desain EMIF Example pikeun Simulasi

Pikeun kit pamekaran Intel Agilex, cukup pikeun nyéépkeun kalolobaan setélan IP Intel Agilex EMIF dina nilai standarna. Pikeun ngahasilkeun desain exampPikeun simulasi, tuturkeun léngkah ieu:

1. Dina Examptab Desain, mastikeun yén kotak Simulasi dipariksa. Pilih ogé format Simulasi HDL anu diperyogikeun, boh Verilog atanapi VHDL.
2. Konpigurasikeun IP EMIF teras klik File ➤ Simpen pikeun nyimpen setelan ayeuna kana variasi IP pamaké file ( .ip).
3. Klik Generate Example Desain di pojok katuhu luhur jandela.
4. Sebutkeun diréktori pikeun desain EMIF example jeung klik OK. Generasi suksés tina desain EMIF example nyiptakeun sababaraha file susunan pikeun sagala rupa simulators dirojong, handapeun hiji diréktori sim / ed_sim.
5. Pencét File ➤ Kaluar pikeun kaluar tina jandela IP Parameter Editor Pro. Sistim nu nyarankeun, Parobahan panganyarna teu acan dihasilkeun. Ngahasilkeun ayeuna? Pencét No pikeun neraskeun aliran salajengna.

Dihasilkeun Desain Simulasi Example File Struktur

Catetan: Interfaces Mémori Eksternal Intel Agilex FPGA IP ayeuna ngan ngadukung simulator VCS, ModelSim/QuestaSim, sareng Xcelium. Pangrojong simulator tambahan direncanakeun dina rilis anu bakal datang.

Catetan: Upami anjeun henteu milih kotak centang Simulasi atanapi Sintésis, diréktori tujuan ngan ukur ngandung desain Platform Designer files, nu teu compilable ku software Intel Quartus Prime langsung, tapi nu bisa view atawa édit dina Desainer Platform. Dina kaayaan ieu anjeun tiasa ngajalankeun paréntah di handap ieu pikeun ngahasilkeun sintésis sareng simulasi file susunan.

• Pikeun nyieun proyék compilable, anjeun kudu ngajalankeun quartus_sh -t make_qii_design.tcl Aksara dina diréktori tujuan.
• Pikeun nyieun proyek simulasi, anjeun kudu ngajalankeun quartus_sh -t make_sim_design.tcl Aksara dina diréktori tujuan.

Catetan: Lamun geus dihasilkeun desain example lajeng jieun perobahan eta dina editor parameter, anjeun kudu regenerate ex designample ningali parobahan anjeun dilaksanakeun. Desain anyar dihasilkeun example teu nimpa ex design ayaample files.

Simulasi Versus Palaksanaan Hardware
Pikeun simulasi panganteur memori éksternal, Anjeun bisa milih boh skip calibration atawa calibration pinuh dina tab Diagnostics salila generasi IP.

Models simulasi EMIF
Tabel ieu ngabandingkeun karakteristik kalibrasi skip sareng model kalibrasi pinuh.

meja 2. Modél simulasi EMIF: Skip Calibration versus Full Calibration

Skip Calibration	Kalibrasi pinuh
Simulasi tingkat sistem fokus kana logika pangguna.	simulasi panganteur memori fokus kana calibration.
Rincian kalibrasi henteu dicandak.	Nangkep sadayana stages tina kalibrasi.
Boga kamampuan pikeun nyimpen sareng nyandak data.	Ngawengku leveling, per-bit deskew, jsb.
Ngawakilan efisiensi akurat.
Teu nganggap papan skew.

RTL simulasi versus palaksanaan hardware
Tabél ieu nyorot bédana konci antara simulasi EMIF sareng palaksanaan hardware.

meja 3. EMIF RTL simulasi versus palaksanaan hardware

RTL simulasi	Palaksanaan hardware
Inisialisasi Nios® sareng kode kalibrasi ngajalankeun paralel.	Nios initialization na calibration kode ngaéksekusi sequentially.
Interfaces negeskeun sinyal cal_done sakaligus dina simulasi.	Operasi fitter nangtukeun urutan calibration, sarta interfaces teu negeskeun cal_done sakaligus.

Anjeun kedah ngajalankeun simulasi RTL dumasar kana pola lalu lintas pikeun aplikasi desain anjeun. Catet yén simulasi RTL henteu modél PCB ngalacak telat anu tiasa nyababkeun bédana dina latency antara simulasi RTL sareng palaksanaan hardware.

 Simulating éksternal Mémori Interface IP Jeung ModelSim
Prosedur ieu nembongkeun kumaha carana simulate ex design EMIFample.

1. Ngajalankeun software Mentor Graphics * ModelSim tur pilih File ➤ Robah Diréktori. Napigasi ka diréktori sim / ed_sim / mentor dina ex design dihasilkeunampéta folder.
2. Pastikeun yén jandela Transkrip dipintonkeun di bagean handap layar. Upami jandela Transkrip henteu katingali, tingalikeun ku ngaklik View ➤ Transkrip.
3. Dina jandela Transcript, ngajalankeun sumber msim_setup.tcl.
4. Saatos sumber msim_setup.tcl rengse ngajalankeun, ngajalankeun ld_debug dina jandela Transcript.
5. Saatos ld_debug rengse ngajalankeun, pariksa yen jandela Objects dipintonkeun. Upami jandela Objék henteu katingali, tingalikeun ku ngaklik View ➤ Objék.
6. Dina jandela Objék, pilih sinyal anu anjeun hoyong simulate ku ngaklik katuhu sareng milih Tambah Wave.
7. Saatos Anjeun rengse milih sinyal pikeun simulasi, ngajalankeun ngajalankeun -all dina jandela Transcript. Simulasi dijalankeun dugi ka réngsé.
8. Upami simulasi henteu katingali, klik View ➤ Gelombang.

Pin Nempatkeun pikeun Intel Agilex EMIF IP
Topik ieu nyadiakeun tungtunan pikeun panempatan pin.

Leuwihview
Intel Agilex FPGAs gaduh struktur ieu:

• Unggal alat ngandung nepi ka 8 I / O bank.
• Unggal I/O bank ngandung 2 sub-I/O bank.
• Unggal sub-I / O bank ngandung 4 jalur.
• Unggal jalur ngandung 12 pin I/O (GPIO) tujuan umum.

Pedoman Pin Umum
Di handap ieu mangrupakeun tungtunan pin umum.

Catetan: Kanggo inpo pin nu leuwih lengkep, tingal Intel Agilex FPGA EMIF IP Pin jeung bagian Planning Resource dina bab protokol-spésifik pikeun protokol memori éksternal Anjeun, dina Interfaces Mémori éksternal Intel Agilex FPGA IP Guide pamaké.

• Pastikeun yén pin pikeun panganteur memori éksternal dibikeun reside dina I / O barisan sarua.
• Antarmuka anu ngalangkungan sababaraha bank kedah nyumponan sarat ieu:
  •  Bank-bank kedah padeukeut antara anu sanés. Kanggo inpo tentang bank padeukeut, tingal Arsitéktur EMIF: I / O Bank topik dina Interfaces Mémori éksternal Intel Agilex FPGA IP Guide pamaké.
•  Sadaya alamat sareng paréntah sareng pin anu aya hubunganana kedah aya dina hiji subbank.
• Alamat sareng paréntah sareng pin data tiasa ngabagi sub-bank dina kaayaan ieu:
  • Alamat sareng paréntah sareng pin data henteu tiasa ngabagi jalur I / O.
  • Ngan hiji jalur I / O anu henteu kapake dina alamat sareng bank paréntah tiasa ngandung pin data.

meja 4. Konstrain Pin umum

Tipe Sinyal	Konstrain
Data Strobe	Kabéh sinyal milik grup DQ kudu reside dina I / O jalur sarua.
Data	Pin DQ anu aya hubunganana kedah cicing dina jalur I / O anu sami. Pikeun protokol anu henteu ngadukung jalur data dua arah, sinyal baca kedah dikelompokkeun sacara misah ti sinyal tulis.
Alamat jeung Paréntah	Alamat sareng Pin Komando kedah cicing di lokasi anu parantos ditangtukeun dina sub-bank I/O.

Catetan: Kanggo inpo pin nu leuwih lengkep, tingal Intel Agilex FPGA EMIF IP Pin jeung bagian Planning Resource dina bab protokol-spésifik pikeun protokol memori éksternal Anjeun, dina Interfaces Mémori éksternal Intel Agilex FPGA IP Guide pamaké.

• Pastikeun yén pin pikeun panganteur memori éksternal dibikeun reside dina I / O barisan sarua.
• Antarmuka anu ngalangkungan sababaraha bank kedah nyumponan sarat ieu:
  • Bank-bank kedah padeukeut antara anu sanés. Kanggo inpo tentang bank padeukeut, tingal Arsitéktur EMIF: I / O Bank topik dina Interfaces Mémori éksternal Intel Agilex FPGA IP Guide pamaké.
• Sadaya alamat sareng paréntah sareng pin anu aya hubunganana kedah aya dina hiji subbank.
• Alamat sareng paréntah sareng pin data tiasa ngabagi sub-bank dina kaayaan ieu:
  • Alamat sareng paréntah sareng pin data henteu tiasa ngabagi jalur I / O.
  • Ngan hiji jalur I / O anu henteu kapake dina alamat sareng bank paréntah tiasa ngandung pin data.

Ngahasilkeun Desain Example kalawan Pilihan Konfigurasi TG

Desain EMIF anu dihasilkeun example ngawengku blok generator lalulintas (TG). Sacara standar, desain example ngagunakeun blok TG basajan (altera_tg_avl) nu ngan bisa reset guna relaunch pola lalulintas keras disandi. Upami diperlukeun, Anjeun bisa milih pikeun ngaktipkeun generator lalulintas configurable (TG2). Dina generator lalulintas configurable (TG2) (altera_tg_avl_2), anjeun tiasa ngonpigurasikeun pola lalulintas sacara real waktu ngaliwatan kontrol registers-hartina anjeun teu kudu recompile rarancang pikeun ngarobah atawa relaunch pola lalulintas. Generator lalu lintas ieu nyayogikeun kontrol anu hadé pikeun jinis lalu lintas anu dikirimkeun dina antarmuka kontrol EMIF. Salaku tambahan, éta nyayogikeun daptar status anu ngandung inpormasi gagal lengkep.

Aktipkeun Generator Lalu Lintas dina Desain Example

Anjeun tiasa ngaktipkeun generator lalu lintas anu tiasa dikonfigurasi tina tab Diagnostik dina editor parameter EMIF. Pikeun ngaktifkeun generator lalu lintas anu tiasa dikonfigurasi, hurungkeun Paké generator lalu lintas Avalon anu tiasa dikonfigurasi 2.0 dina tab Diagnostik.

Gambar 6.

• Anjeun tiasa milih pikeun nganonaktipkeun pola lalu lintas standar stage atawa lalulintas userconfigured stage, tapi anjeun kudu boga sahanteuna hiji stage diaktipkeun. Kanggo inpo tentang s ieutages, tingal Pola Lalu Lintas Default jeung Pola Lalu Lintas Konpigurasi Pamaké dina Interfaces Mémori Éksternal Intel Agilex FPGA IP Guide.
• Parameter durasi uji TG2 ngan ukur dianggo pikeun pola lalu lintas standar. Anjeun tiasa milih durasi tés pondok, sedeng, atanapi henteu terbatas.
• Anjeun tiasa milih salah sahiji tina dua nilai pikeun parameter TG2 Configuration Interface Mode:
  • JTAG: Ngidinan pamakéan a GUI dina konsol sistem. Kanggo inpo nu leuwih lengkep, tingal Traffic Generator Konfigurasi Interface dina External Memory Interfaces Intel Agilex FPGA IP User Guide.
  • ékspor: Ngidinan pamakéan logika RTL custom ngadalikeun pola lalulintas.

Ngagunakeun Desain Example jeung EMIF Debug Toolkit

Sateuacan ngaluncurkeun EMIF Debug Toolkit, pastikeun yén anjeun parantos ngonpigurasikeun alat anjeun sareng program file nu boga EMIF Debug Toolkit diaktipkeun. Pikeun ngajalankeun EMIF Debug Toolkit, tuturkeun léngkah ieu:

1. Dina software Intel Quartus Prime, buka System Console ku milih Alat ➤ System Debugging Tools ➤ System Console.
2. [Leumpangkeun léngkah ieu upami proyék anjeun parantos dibuka dina parangkat lunak Intel Quartus Prime.] Dina Konsol Sistem, muatkeun objék SRAM file (.sof) kalawan nu diprogram dewan (sakumaha dijelaskeun dina Prasarat pikeun Ngagunakeun EMIF Debug Toolkit, dina Interfaces Mémori éksternal Intel Agilex FPGA IP Guide pamaké).
3. Pilih instansi pikeun debug.
4. Pilih EMIF Calibration Debug Toolkit pikeun EMIF calibration debugging, sakumaha dijelaskeun dina Ngahasilkeun Desain Example jeung Pilihan Debug Calibration. Alternatipna, pilih EMIF TG Configuration Toolkit pikeun debugging generator lalulintas, sakumaha dijelaskeun dina Ngahasilkeun Desain Example kalawan Pilihan Konfigurasi TG.
5. Klik Buka Toolkit pikeun muka utama view tina EMIF Debug Toolkit.
6. Upami aya sababaraha instansi EMIF dina desain anu diprogram, pilih kolom (jalur ka JTAG master) sareng ID antarmuka mémori tina conto EMIF pikeun ngaktipkeun toolkit.
7. Klik Aktipkeun Interface pikeun ngidinan toolkit maca parameter panganteur jeung status calibration.
8. Anjeun kudu debug hiji panganteur dina hiji waktu; kituna, pikeun nyambung ka panganteur sejen dina rarancang, Anjeun mimitina kudu nganonaktipkeun panganteur ayeuna.

Di handap ieu examples laporan ti EMIF Calibration Debug Toolkit jeung EMIF TG Konfigurasi Toolkit:, masing-masing.

Catetan: Pikeun detil ngeunaan debugging calibration, tingal Debugging kalawan External Memory Interface Debug Toolkit, dina External Memory Interfaces Intel Agilex FPGA IP User Guide.

Catetan: Pikeun detil ngeunaan debugging generator lalulintas, tingal Traffic Generator Konfigurasi User Interface, dina External Memory Interfaces Intel Agilex FPGA IP User Guide.

Desain Example Pedaran pikeun Interfaces Mémori éksternal Intel Agilex FPGA IP

Nalika anjeun parameter sareng ngahasilkeun IP EMIF anjeun, anjeun tiasa netepkeun yén sistem nyiptakeun diréktori pikeun simulasi sareng sintésis. file susunan, sarta ngahasilkeun nu file susunan otomatis. Upami anjeun milih Simulasi atanapi Sintésis dina Example Desain Files dina Example tab Desain, sistem nyiptakeun simulasi lengkep file set atanapi sintésis lengkep file set, luyu jeung pilihan Anjeun.

Desain Sintésis Example
Desain sintésis example ngandung blok utama ditémbongkeun dina gambar di handap ieu.

• A generator lalulintas, nu mangrupakeun Avalon®-MM ex synthesizableample supir nu implements pola pseudo-acak maca jeung nulis ka jumlah parameterized alamat. Generator lalu lintas ogé ngawaskeun data anu dibaca tina mémori pikeun mastikeun yén éta cocog sareng data anu ditulis sareng negeskeun gagal upami henteu.
• Hiji conto tina panganteur memori, nu ngawengku:
  • A controller memori nu moderates antara panganteur Avalon-MM sarta panganteur AFI.
  • PHY, nu boga fungsi minangka panganteur antara controller memori sareng alat memori éksternal pikeun ngalakukeun operasi maca jeung nulis.

Gambar 7. Desain Sintésis Example

Catetan: Lamun hiji atawa leuwih parameter PLL Sharing Mode, DLL Sharing Mode, atawa OCT Sharing Mode disetel ka nilai naon wae lian ti No Sharing, desain sintésis example bakal ngandung dua generator lalulintas / instansi panganteur memori. Dua generator lalulintas / instansi panganteur memori anu patali ngan ku dibagikeun PLL / DLL / OCTconnections sakumaha didefinisikeun ku setélan parameter. Generator lalu lintas / conto antarmuka mémori nunjukkeun kumaha anjeun tiasa ngadamel sambungan sapertos dina desain anjeun nyalira.

Desain Simulasi Example
Desain simulasi example ngandung blok utama ditémbongkeun dina gambar di handap ieu.

• Hiji conto tina desain sintésis example. Sakumaha anu dijelaskeun dina bagian sateuacana, desain sintésis example ngandung generator lalulintas, komponén calibration, sarta hiji conto tina panganteur memori. Blok ieu standar pikeun model simulasi abstrak dimana luyu pikeun simulasi gancang.
• Hiji model memori, nu tindakan minangka model generik nu taat kana spésifikasi protokol memori. remen, ngical paralatan memori nyadiakeun model simulasi pikeun komponén memori husus maranéhna nu bisa Anjeun undeur ti maranéhna websitus.
• Pamariksaan status, anu ngawas sinyal status tina antarmuka mémori éksternal IP sareng generator lalu lintas, pikeun sinyal kaayaan lolos atanapi gagal.

Gambar 10. Desain Simulasi Example

Example Desain Interface Tab
Editor parameter ngawengku hiji Example Desain tab nu ngidinan Anjeun pikeun parameterize sarta ngahasilkeun ex desain Anjeunamples.

Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example Arsip pituduh pamaké

Vérsi IP sarua jeung versi software Intel Quartus Prime Design Suite nepi ka v19.1. Tina parangkat lunak Intel Quartus Prime Design Suite versi 19.2 atanapi engké, IP gaduh skéma vérsi IP énggal. Upami vérsi inti IP teu kadaptar, pituduh pamake kanggo vérsi inti IP saacanna lumaku.

IP Core Vérsi	Guide pamaké
2.4.0	Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example Arsip pituduh pamaké
2.3.0	Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example Arsip pituduh pamaké
2.3.0	Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example Arsip pituduh pamaké
2.1.0	Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example Arsip pituduh pamaké
19.3	Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example Arsip pituduh pamaké

Sajarah Révisi Dokumén pikeun Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example Guide pamaké

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2021.06.21	21.2	2.4.2	Dina Desain Example Mimitian Gancang bab: • Ditambahkeun catetan ka Nyusun sareng Pemrograman Intel Agilex EMIF Design Example jejer. • dirobah judulna teh Ngahasilkeun Desain Example jeung Pilihan Debug Calibration jejer. • Ditambahkeun dina Ngahasilkeun Desain Example kalawan Pilihan Konfigurasi TG jeung Aktipkeun Generator Lalu Lintas dina Desain Example jejer. • léngkah dirobah 2, 3, jeung 4, diropéa sababaraha inohong, sarta ditambahkeun catetan, dina Ngagunakeun Desain Example jeung EMIF Debug Toolkit jejer.
2021.03.29	21.1	2.4.0	Dina Desain Example Mimitian Gancang bab: • Ditambahkeun catetan ka Ngahasilkeun Desain EMIF Synthesizable Example jeung Ngahasilkeun Desain EMIF Example pikeun Simulasi jejer. • diropéa dina File Diagram struktur dina Ngahasilkeun Desain EMIF Example pikeun Simulasi jejer.
2020.12.14	20.4	2.3.0	Dina Desain Example Mimitian Gancang bab, nyieun parobahan handap: • diropéa dina Ngahasilkeun Desain EMIF Synthesizable Example topik ngawengku desain multi-EMIF. • diropéa inohong pikeun hambalan 3, di Ngahasilkeun Desain EMIF Example pikeun Simulasi jejer.
2020.10.05	20.3	2.3.0	Dina Desain Example Gancang Mimitian Guide bab, nyieun parobahan handap: • Di Nyiptakeun Proyék EMIF, diropéa gambar dina lengkah 6. • Di Ngahasilkeun Desain EMIF Synthesizable Example, diropéa inohong dina hambalan 3. • Di Ngahasilkeun Desain EMIF Example pikeun Simulasi, diropéa inohong dina hambalan 3. • Di Simulasi Versus Palaksanaan Hardware, dilereskeun typo minor dina tabel kadua. • Di Ngagunakeun Desain Example jeung EMIF Debug Toolkit, dirobah lengkah 6, ditambahkeun lengkah 7 jeung 8.
dituluykeun…

Vérsi Dokumén	Intel Quartus Prime Vérsi	Vérsi IP	Parobahan
2020.04.13	20.1	2.1.0	• Dina Ngeunaan bab, dirobah tabel di Émbaran release jejer. • Dina Desain Example Gancang Mimitian Guide bab: - Dirobah hambalan 7 jeung gambar pakait, dina Ngahasilkeun Desain EMIF Synthesizable Example jejer. - Dirobih dina Ngahasilkeun Desain Example jeung Pilihan Debug jejer. - Dirobih dina Ngagunakeun Desain Example jeung EMIF Debug Toolkit jejer.
2019.12.16	19.4	2.0.0	• Dina Desain Example Mimitian Gancang bab: - Diropéa ilustrasi dina hambalan 6 tina Nyiptakeun Proyék EMIF jejer. - Diropéa ilustrasi dina hambalan 4 tina Ngahasilkeun Desain EMIF Synthesizable Example jejer. - Diropéa ilustrasi dina hambalan 4 tina Ngahasilkeun Desain EMIF Example pikeun Simulasi jejer. - Dirobah hambalan 5 dina Ngahasilkeun Desain EMIF Example pikeun Simulasi jejer. - Dirobih dina Pedoman Pin Umum jeung Bank Padeukeut bagian tina Pin Nempatkeun pikeun Intel Agilex EMIF IP jejer.
2019.10.18	19.3		• Dina Nyiptakeun Proyék EMIF topik, diropéa gambar kalawan titik 6. • Dina Ngahasilkeun sareng ngonpigurasikeun IP EMIF topik, diropéa inohong kalawan hambalan 1. • Dina tabél di Intel Agilex EMIF Parameter Editor Pedoman topik, robah pedaran pikeun Papan tab. • Dina Ngahasilkeun Desain EMIF Synthesizable Example jeung Ngahasilkeun Desain EMIF Example pikeun Simulasi jejer, diropéa gambar dina hambalan 3 unggal topik. • Dina Ngahasilkeun Desain EMIF Example pikeun Simulasi topik, diropéa dina Dihasilkeun Desain Simulasi Example File Struktur inohong sarta dirobah catetan handap inohong. • Dina Ngahasilkeun Desain EMIF Synthesizable Example topik, ditambahkeun undak jeung inohong pikeun sababaraha interfaces.
2019.07.31	19.2	1.2.0	• ditambahkeun Ngeunaan Interfaces Mémori éksternal Intel Agilex FPGA IP bab jeung Émbaran Release. • kaping diropéa sarta nomer versi. • ningkatna minor ka Desain Sintésis Example inohong dina Desain Sintésis Example jejer.
2019.04.02	19.1		• release awal.

Sajarah Révisi Dokumén pikeun Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example Guide pamaké

Dokumén / Sumberdaya

intel UG-20219 External Memory Interfaces Intel Agilex FPGA IP Design Example [pdf] Pituduh pamaké UG-20219 Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example, UG-20219, Interfaces Mémori éksternal Intel Agilex FPGA IP Desain Example, Interfaces Intel Agilex FPGA IP Desain Example, Agilex FPGA IP Desain Example

Rujukan

• Manual pamaké