UG-20219 બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી ડિઝાઇન એક્સample

બાહ્ય મેમરી ઈન્ટરફેસ વિશે Intel® Agilexâ„¢ FPGA IP

પ્રકાશન માહિતી

IP સંસ્કરણો v19.1 સુધીના Intel® Quartus® પ્રાઇમ ડિઝાઇન સ્યુટ સોફ્ટવેર સંસ્કરણો જેવા જ છે. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સોફ્ટવેર વર્ઝન 19.2 અથવા પછીના સંસ્કરણમાંથી, IP કોરો પાસે નવી IP વર્ઝનિંગ સ્કીમ છે. IP વર્ઝનિંગ સ્કીમ (XYZ) નંબર એક સોફ્ટવેર વર્ઝનમાંથી બીજામાં બદલાય છે. આમાં ફેરફાર:

• X એ IP નું મુખ્ય પુનરાવર્તન સૂચવે છે. જો તમે તમારા Intel Quartus Prime સોફ્ટવેરને અપડેટ કરો છો, તો તમારે IP પુનઃજનરેટ કરવું આવશ્યક છે.
• Y સૂચવે છે કે IP માં નવી સુવિધાઓ શામેલ છે. આ નવી સુવિધાઓનો સમાવેશ કરવા માટે તમારા IP ને ફરીથી બનાવો.
• Z સૂચવે છે કે IP માં નાના ફેરફારો શામેલ છે. આ ફેરફારોનો સમાવેશ કરવા માટે તમારા IP ને ફરીથી બનાવો.
  

  વસ્તુ	વર્ણન
  IP સંસ્કરણ	2.4.2
  ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ	21.2
  પ્રકાશન તારીખ	2021.06.21

ડિઝાઇન Exampબાહ્ય મેમરી ઇન્ટરફેસ માટે ઝડપી પ્રારંભ માર્ગદર્શિકા Intel Agilex™ FPGA IP

સ્વયંસંચાલિત ડિઝાઇન ભૂતપૂર્વampલે ફ્લો Intel Agilex™ બાહ્ય મેમરી ઇન્ટરફેસ માટે ઉપલબ્ધ છે. જનરેટ એક્સampભૂતપૂર્વ પર le ડિઝાઇન બટનample ડિઝાઇન્સ ટેબ તમને સંશ્લેષણ અને સિમ્યુલેશન ડિઝાઇન એક્સ સ્પષ્ટ કરવા અને જનરેટ કરવાની મંજૂરી આપે છેample file સેટ કરે છે જેનો ઉપયોગ તમે તમારા EMIF IP ને માન્ય કરવા માટે કરી શકો છો. તમે ડિઝાઇન એક્સ જનરેટ કરી શકો છોample જે Intel FPGA ડેવલપમેન્ટ કીટ સાથે મેળ ખાય છે, અથવા તમે જનરેટ કરો છો તે કોઈપણ EMIF IP માટે. તમે ડિઝાઇન ભૂતપૂર્વ ઉપયોગ કરી શકો છોampતમારા મૂલ્યાંકનમાં મદદ કરવા અથવા તમારી પોતાની સિસ્ટમ માટે પ્રારંભિક બિંદુ તરીકે.

સામાન્ય ડિઝાઇન Exampલે વર્કફ્લો

EMIF પ્રોજેક્ટ બનાવવો

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર વર્ઝન 17.1 અને તેના પછીના વર્ઝન માટે, તમારે EMIF IP અને ડિઝાઇન એક્સ જનરેટ કરતા પહેલા ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ બનાવવો આવશ્યક છે.ample

1. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર લોંચ કરો અને પસંદ કરો File ➤ નવો પ્રોજેક્ટ વિઝાર્ડ. આગળ ક્લિક કરો. ડિઝાઇન Exampબાહ્ય મેમરી ઇન્ટરફેસ માટે ઝડપી પ્રારંભ માર્ગદર્શિકા Intel Agilex™ FPGA IP
2. ડિરેક્ટરી સ્પષ્ટ કરો ( ), ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રોજેક્ટ માટેનું નામ ( ), અને ઉચ્ચ-સ્તરની ડિઝાઇન એન્ટિટી નામ ( ) જે તમે બનાવવા માંગો છો. આગળ ક્લિક કરો.
3. ચકાસો કે ખાલી પ્રોજેક્ટ પસંદ થયેલ છે. આગળ બે વાર ક્લિક કરો.
4. કુટુંબ હેઠળ, Intel Agilex પસંદ કરો.
5. નામ ફિલ્ટર હેઠળ, ઉપકરણનો ભાગ નંબર લખો.
6. ઉપલબ્ધ ઉપકરણો હેઠળ, યોગ્ય ઉપકરણ પસંદ કરો.
7. સમાપ્ત ક્લિક કરો.

EMIF IP જનરેટ અને રૂપરેખાંકિત કરવું

નીચેના પગલાંઓ EMIF IP કેવી રીતે જનરેટ અને રૂપરેખાંકિત કરવું તે સમજાવે છે. આ વૉકથ્રુ DDR4 ઇન્ટરફેસ બનાવે છે, પરંતુ પગલાં અન્ય પ્રોટોકોલ્સ માટે સમાન છે. (આ પગલાંઓ IP કેટલોગ (એકલો) પ્રવાહને અનુસરે છે; જો તમે તેના બદલે પ્લેટફોર્મ ડિઝાઇનર (સિસ્ટમ) પ્રવાહનો ઉપયોગ કરવાનું પસંદ કરો છો, તો પગલાં સમાન છે.)

1. IP કેટલોગ વિન્ડોમાં, બાહ્ય મેમરી ઇન્ટરફેસ Intel Agilex FPGA IP પસંદ કરો. (જો IP કેટલોગ વિન્ડો દેખાતી નથી, તો પસંદ કરો View ➤ IP કેટલોગ.)
2. IP પરિમાણ સંપાદકમાં, EMIF IP માટે એક એન્ટિટીનું નામ પ્રદાન કરો (તમે અહીં પ્રદાન કરો છો તે નામ બની જાય છે. file IP માટે નામ) અને ડિરેક્ટરીનો ઉલ્લેખ કરો. બનાવો પર ક્લિક કરો.
3. પેરામીટર એડિટરમાં બહુવિધ ટેબ્સ છે જ્યાં તમારે તમારા EMIF અમલીકરણને પ્રતિબિંબિત કરવા માટે પરિમાણોને ગોઠવવું આવશ્યક છે.

Intel Agilex EMIF પરિમાણ સંપાદક માર્ગદર્શિકા
આ વિષય Intel Agilex EMIF IP પેરામીટર એડિટરમાં ટૅબને પરિમાણિત કરવા માટે ઉચ્ચ-સ્તરનું માર્ગદર્શન પૂરું પાડે છે.

કોષ્ટક 1. EMIF પરિમાણ સંપાદક માર્ગદર્શિકા

પરિમાણ સંપાદક ટેબ	માર્ગદર્શિકા
જનરલ	ખાતરી કરો કે નીચેના પરિમાણો યોગ્ય રીતે દાખલ થયા છે: • ઉપકરણ માટે ઝડપ ગ્રેડ. • મેમરી ઘડિયાળની આવર્તન. • PLL સંદર્ભ ઘડિયાળની આવર્તન.
સ્મૃતિ	• પરના પરિમાણો દાખલ કરવા માટે તમારા મેમરી ઉપકરણ માટે ડેટા શીટનો સંદર્ભ લો સ્મૃતિ ટેબ • તમારે ALERT# પિન માટે ચોક્કસ સ્થાન પણ દાખલ કરવું જોઈએ. (માત્ર DDR4 મેમરી પ્રોટોકોલ પર લાગુ થાય છે.)
મેમ I/O	• પ્રારંભિક પ્રોજેક્ટ તપાસ માટે, તમે પર ડિફોલ્ટ સેટિંગ્સનો ઉપયોગ કરી શકો છો મેમ I/O ટેબ • અદ્યતન ડિઝાઇન માન્યતા માટે, તમારે શ્રેષ્ઠ સમાપ્તિ સેટિંગ્સ મેળવવા માટે બોર્ડ સિમ્યુલેશન કરવું જોઈએ.
FPGA I/O	• પ્રારંભિક પ્રોજેક્ટ તપાસ માટે, તમે પર ડિફોલ્ટ સેટિંગ્સનો ઉપયોગ કરી શકો છો FPGA I/O ટેબ • અદ્યતન ડિઝાઇન માન્યતા માટે, તમારે યોગ્ય I/O ધોરણો પસંદ કરવા માટે સંકળાયેલ IBIS મોડલ્સ સાથે બોર્ડ સિમ્યુલેશન કરવું જોઈએ.
મેમ ટાઇમિંગ	• પ્રારંભિક પ્રોજેક્ટ તપાસ માટે, તમે પર ડિફોલ્ટ સેટિંગ્સનો ઉપયોગ કરી શકો છો મેમ ટાઇમિંગ ટેબ • અદ્યતન ડિઝાઇન માન્યતા માટે, તમારે તમારા મેમરી ઉપકરણની ડેટા શીટ અનુસાર પરિમાણો દાખલ કરવા જોઈએ.
નિયંત્રક	તમારા મેમરી નિયંત્રક માટે ઇચ્છિત રૂપરેખાંકન અને વર્તન અનુસાર નિયંત્રક પરિમાણો સેટ કરો.
ડાયગ્નોસ્ટિક્સ	તમે પરના પરિમાણોનો ઉપયોગ કરી શકો છો ડાયગ્નોસ્ટિક્સ તમારા મેમરી ઈન્ટરફેસના પરીક્ષણ અને ડીબગીંગમાં મદદ કરવા માટે ટેબ.
Exampલે ડિઝાઇન્સ	આ Exampલે ડિઝાઇન્સ ટેબ તમને ડિઝાઇન એક્સ જનરેટ કરવા દે છેampસંશ્લેષણ અને સિમ્યુલેશન માટે લેસ. જનરેટ કરેલી ડિઝાઇન ભૂતપૂર્વample એ સંપૂર્ણ EMIF સિસ્ટમ છે જેમાં EMIF IP અને ડ્રાઇવર છે જે મેમરી ઇન્ટરફેસને માન્ય કરવા માટે રેન્ડમ ટ્રાફિક જનરેટ કરે છે.

વ્યક્તિગત પરિમાણો પર વિગતવાર માહિતી માટે, એક્સટર્નલ મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં તમારા મેમરી પ્રોટોકોલ માટે યોગ્ય પ્રકરણનો સંદર્ભ લો.

સિન્થેસાઇઝેબલ EMIF ડિઝાઇન જનરેટ કરી રહ્યું છે Example

Intel Agilex ડેવલપમેન્ટ કીટ માટે, મોટાભાગની Intel Agilex EMIF IP સેટિંગ્સને તેમના ડિફોલ્ટ મૂલ્યો પર છોડવા માટે તે પૂરતું છે. સિન્થેસાઇઝ કરી શકાય તેવી ડિઝાઇન બનાવવા માટે ભૂતપૂર્વample, આ પગલાં અનુસરો:

1. ભૂતપૂર્વ પરampલે ડિઝાઇન્સ ટેબ પર, ખાતરી કરો કે સિન્થેસિસ બોક્સ ચેક થયેલ છે.
   • જો તમે સિંગલ ઈન્ટરફેસનો અમલ કરી રહ્યા હોવ તો example ડિઝાઇન, EMIF IP રૂપરેખાંકિત કરો અને ક્લિક કરો File➤ વર્તમાન સેટિંગને યુઝર આઈપી વેરિએશનમાં સેવ કરવા માટે સેવ કરો file ( .ip).
     • જો તમે એક ભૂતપૂર્વ અમલીકરણ કરી રહ્યાં છોampબહુવિધ ઇન્ટરફેસ સાથે ડિઝાઇન કરો, ઇચ્છિત સંખ્યામાં ઇન્ટરફેસ માટે IP ની સંખ્યા સ્પષ્ટ કરો. તમે EMIF ID ની કુલ સંખ્યા પસંદ કરેલ IP ની સંખ્યા જેટલી જ જોઈ શકો છો. દરેક ઇન્ટરફેસને ગોઠવવા માટે આ પગલાં અનુસરો:
   •  કેલિબ્રેશન IP સાથે ઇન્ટરફેસનું જોડાણ સ્પષ્ટ કરવા માટે Cal-IP પસંદ કરો.
   • તમામ પેરામીટર એડિટર ટેબમાં તે મુજબ EMIF IP રૂપરેખાંકિત કરો.
   • ભૂતપૂર્વ પર પાછા ફરોampલે ડિઝાઇન ટેબ અને ઇચ્છિત EMIF ID પર કેપ્ચર પર ક્લિક કરો.
   • બધા EMIF ID માટે સ્ટેપ a થી c સુધીનું પુનરાવર્તન કરો.
   • તમે કૅપ્ચર કરેલા પરિમાણોને દૂર કરવા માટે ક્લિયર બટન પર ક્લિક કરી શકો છો અને EMIF IP માં ફેરફારો કરવા માટે પગલું a થી c પુનરાવર્તન કરી શકો છો.
   • ક્લિક કરો File➤ વર્તમાન સેટિંગને યુઝર આઈપી વેરિએશનમાં સેવ કરવા માટે સેવ કરો file ( .ip).
2. જનરેટ એક્સ પર ક્લિક કરોampવિન્ડોની ઉપર-જમણા ખૂણે le ડિઝાઇન.
3. EMIF ડિઝાઇન ex માટે ડિરેક્ટરીનો ઉલ્લેખ કરોample અને OK પર ક્લિક કરો. EMIF ડિઝાઇનની સફળ પેઢી ભૂતપૂર્વample નીચેના બનાવે છે fileqii ડિરેક્ટરી હેઠળ સેટ કરો.
4. ક્લિક કરો File ➤ IP પેરામીટર એડિટર પ્રો વિન્ડોમાંથી બહાર નીકળવા માટે બહાર નીકળો. સિસ્ટમ સંકેત આપે છે, તાજેતરના ફેરફારો જનરેટ કરવામાં આવ્યા નથી. બનાવો? આગલા પ્રવાહ સાથે ચાલુ રાખવા માટે ના પર ક્લિક કરો.
5. ભૂતપૂર્વ ખોલવા માટેampલે ડિઝાઇન, ક્લિક કરો File ➤ પ્રોજેક્ટ ખોલો, અને નેવિગેટ કરો /ample_name>/qii/ed_synth.qpf અને ઓપન પર ક્લિક કરો.
   નોંધ: ડિઝાઇનના કમ્પાઇલિંગ અને પ્રોગ્રામિંગ વિશેની માહિતી માટે ભૂતપૂર્વample, નો સંદર્ભ લો
   Intel Agilex EMIF ડિઝાઇનનું કમ્પાઇલિંગ અને પ્રોગ્રામિંગ Example

આકૃતિ 4. જનરેટેડ સિન્થેસાઇઝેબલ ડિઝાઇન એક્સample File માળખું

બે અથવા વધુ બાહ્ય મેમરી ઇન્ટરફેસ સાથે સિસ્ટમ બનાવવાની માહિતી માટે, ડિઝાઇન એક્સ બનાવવાનો સંદર્ભ લોampબાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં બહુવિધ EMIF ઈન્ટરફેસ સાથે. બહુવિધ ઈન્ટરફેસને ડીબગ કરવા અંગેની માહિતી માટે, બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં, અસ્તિત્વમાંની ડિઝાઇનમાં EMIF ટૂલકીટને સક્ષમ કરવાનું સંદર્ભ લો.

નોંધ: જો તમે સિમ્યુલેશન અથવા સિન્થેસિસ ચેકબોક્સ પસંદ ન કરો, તો ગંતવ્ય નિર્દેશિકા માત્ર પ્લેટફોર્મ ડિઝાઇનર ડિઝાઇન ધરાવે છે files, જે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સૉફ્ટવેર દ્વારા સીધા કમ્પાઇલ કરી શકાતા નથી, પરંતુ જે તમે કરી શકો છો view અથવા પ્લેટફોર્મ ડિઝાઇનરમાં ફેરફાર કરો. આ સ્થિતિમાં તમે સિન્થેસિસ અને સિમ્યુલેશન જનરેટ કરવા માટે નીચેના આદેશો ચલાવી શકો છો file સેટ

• કમ્પાઇલેબલ પ્રોજેક્ટ બનાવવા માટે, તમારે ગંતવ્ય નિર્દેશિકામાં quartus_sh -t make_qii_design.tclscript ચલાવવું આવશ્યક છે.
• સિમ્યુલેશન પ્રોજેક્ટ બનાવવા માટે, તમારે ગંતવ્ય નિર્દેશિકામાં quartus_sh -t make_sim_design.tcl સ્ક્રિપ્ટ ચલાવવી આવશ્યક છે.

નોંધ: જો તમે ડિઝાઇન એક્સ જનરેટ કરી હોયample અને પછી પેરામીટર એડિટરમાં તેમાં ફેરફાર કરો, તમારે ડિઝાઇન એક્સને ફરીથી બનાવવી આવશ્યક છેampતમારા ફેરફારો અમલમાં છે તે જોવા માટે. નવી જનરેટ થયેલ ડિઝાઇન ભૂતપૂર્વample હાલની ડિઝાઇન ex પર ફરીથી લખતું નથીample files.

EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le

Intel Agilex ડેવલપમેન્ટ કીટ માટે, મોટાભાગની Intel Agilex EMIF IP સેટિંગ્સને તેમના ડિફોલ્ટ મૂલ્યો પર છોડવા માટે તે પૂરતું છે. ડિઝાઇન જનરેટ કરવા માટે ભૂતપૂર્વampઅનુકરણ માટે, આ પગલાં અનુસરો:

1. ભૂતપૂર્વ પરample Designs ટેબ પર, ખાતરી કરો કે સિમ્યુલેશન બોક્સ ચેક થયેલ છે. જરૂરી સિમ્યુલેશન HDL ફોર્મેટ પણ પસંદ કરો, કાં તો વેરિલોગ અથવા VHDL.
2. EMIF IP ને ગોઠવો અને ક્લિક કરો File ➤ વર્તમાન સેટિંગને યુઝર આઈપી વેરિએશનમાં સેવ કરવા માટે સેવ કરો file ( .ip).
3. જનરેટ એક્સ પર ક્લિક કરોampવિન્ડોની ઉપર-જમણા ખૂણે le ડિઝાઇન.
4. EMIF ડિઝાઇન ex માટે ડિરેક્ટરીનો ઉલ્લેખ કરોample અને OK પર ક્લિક કરો. EMIF ડિઝાઇનની સફળ પેઢી ભૂતપૂર્વample બહુવિધ બનાવે છે file sim/ed_sim ડિરેક્ટરી હેઠળ વિવિધ સપોર્ટેડ સિમ્યુલેટર માટે સેટ કરે છે.
5. ક્લિક કરો File ➤ IP પેરામીટર એડિટર પ્રો વિન્ડોમાંથી બહાર નીકળવા માટે બહાર નીકળો. સિસ્ટમ સંકેત આપે છે, તાજેતરના ફેરફારો જનરેટ કરવામાં આવ્યા નથી. બનાવો? આગલા પ્રવાહ સાથે ચાલુ રાખવા માટે ના પર ક્લિક કરો.

જનરેટેડ સિમ્યુલેશન ડિઝાઇન એક્સample File માળખું

નોંધ: બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP હાલમાં માત્ર VCS, ModelSim/QuestaSim, અને Xcelium સિમ્યુલેટરને સપોર્ટ કરે છે. ભાવિ પ્રકાશનોમાં વધારાના સિમ્યુલેટર સપોર્ટનું આયોજન કરવામાં આવ્યું છે.

નોંધ: જો તમે સિમ્યુલેશન અથવા સિન્થેસિસ ચેકબોક્સ પસંદ ન કરો, તો ગંતવ્ય નિર્દેશિકા માત્ર પ્લેટફોર્મ ડિઝાઇનર ડિઝાઇન ધરાવે છે files, જે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સૉફ્ટવેર દ્વારા સીધા કમ્પાઇલ કરી શકાતા નથી, પરંતુ જે તમે કરી શકો છો view અથવા પ્લેટફોર્મ ડિઝાઇનરમાં ફેરફાર કરો. આ સ્થિતિમાં તમે સિન્થેસિસ અને સિમ્યુલેશન જનરેટ કરવા માટે નીચેના આદેશો ચલાવી શકો છો file સેટ

• કમ્પાઇલેબલ પ્રોજેક્ટ બનાવવા માટે, તમારે ગંતવ્ય નિર્દેશિકામાં quartus_sh -t make_qii_design.tcl સ્ક્રિપ્ટ ચલાવવી આવશ્યક છે.
• સિમ્યુલેશન પ્રોજેક્ટ બનાવવા માટે, તમારે ગંતવ્ય નિર્દેશિકામાં quartus_sh -t make_sim_design.tcl સ્ક્રિપ્ટ ચલાવવી આવશ્યક છે.

નોંધ: જો તમે ડિઝાઇન એક્સ જનરેટ કરી હોયample અને પછી પેરામીટર એડિટરમાં તેમાં ફેરફાર કરો, તમારે ડિઝાઇન એક્સને ફરીથી બનાવવી આવશ્યક છેampતમારા ફેરફારો અમલમાં છે તે જોવા માટે. નવી જનરેટ થયેલ ડિઝાઇન ભૂતપૂર્વample હાલની ડિઝાઇન ex પર ફરીથી લખતું નથીample files.

સિમ્યુલેશન વિરુદ્ધ હાર્ડવેર અમલીકરણ
બાહ્ય મેમરી ઇન્ટરફેસ સિમ્યુલેશન માટે, તમે IP જનરેશન દરમિયાન ડાયગ્નોસ્ટિક્સ ટેબ પર કેલિબ્રેશન છોડો અથવા સંપૂર્ણ માપાંકન પસંદ કરી શકો છો.

EMIF સિમ્યુલેશન મોડલ્સ
આ કોષ્ટક સ્કીપ કેલિબ્રેશન અને સંપૂર્ણ કેલિબ્રેશન મોડલ્સની લાક્ષણિકતાઓની તુલના કરે છે.

કોષ્ટક 2. EMIF સિમ્યુલેશન મોડલ્સ: સંપૂર્ણ કેલિબ્રેશન વિરુદ્ધ કેલિબ્રેશન છોડો

માપાંકન છોડો	સંપૂર્ણ માપાંકન
વપરાશકર્તા તર્ક પર ધ્યાન કેન્દ્રિત કરતું સિસ્ટમ-સ્તરનું સિમ્યુલેશન.	કેલિબ્રેશન પર ધ્યાન કેન્દ્રિત કરતી મેમરી ઇન્ટરફેસ સિમ્યુલેશન.
કેલિબ્રેશનની વિગતો કેપ્ચર કરવામાં આવી નથી.	બધા s મેળવે છેtagકેલિબ્રેશનના es.
માહિતી સંગ્રહિત અને પુનઃપ્રાપ્ત કરવાની ક્ષમતા ધરાવે છે.	લેવલિંગ, પ્રતિ-બીટ ડેસ્ક્યુ વગેરેનો સમાવેશ થાય છે.
સચોટ કાર્યક્ષમતા દર્શાવે છે.
બોર્ડ સ્ક્યુને ધ્યાનમાં લેતા નથી.

RTL સિમ્યુલેશન વિરુદ્ધ હાર્ડવેર અમલીકરણ
આ કોષ્ટક EMIF સિમ્યુલેશન અને હાર્ડવેર અમલીકરણ વચ્ચેના મુખ્ય તફાવતોને હાઇલાઇટ કરે છે.

કોષ્ટક 3. EMIF RTL સિમ્યુલેશન વિરુદ્ધ હાર્ડવેર અમલીકરણ

RTL સિમ્યુલેશન	હાર્ડવેર અમલીકરણ
Nios® આરંભ અને માપાંકન કોડ સમાંતર રીતે એક્ઝિક્યુટ કરે છે.	Nios આરંભ અને કેલિબ્રેશન કોડ ક્રમિક રીતે એક્ઝિક્યુટ કરે છે.
ઇન્ટરફેસ સિમ્યુલેશનમાં એકસાથે cal_done સિગ્નલનો દાવો કરે છે.	ફિટર ઓપરેશન્સ કેલિબ્રેશનનો ક્રમ નક્કી કરે છે, અને ઇન્ટરફેસ એકસાથે cal_doneનો દાવો કરતા નથી.

તમારે તમારી ડિઝાઇનની એપ્લિકેશન માટે ટ્રાફિક પેટર્નના આધારે RTL સિમ્યુલેશન ચલાવવા જોઈએ. નોંધ કરો કે RTL સિમ્યુલેશન PCB ટ્રેસ વિલંબનું મોડેલ કરતું નથી જે RTL સિમ્યુલેશન અને હાર્ડવેર અમલીકરણ વચ્ચે વિલંબમાં વિસંગતતાનું કારણ બની શકે છે.

 મોડલસિમ સાથે બાહ્ય મેમરી ઈન્ટરફેસ આઈપીનું અનુકરણ કરવું
આ પ્રક્રિયા બતાવે છે કે કેવી રીતે EMIF ડિઝાઇન એક્સનું અનુકરણ કરવુંample

1. મેન્ટર ગ્રાફિક્સ* મોડલસિમ સોફ્ટવેર લોંચ કરો અને પસંદ કરો File ➤ ડાયરેક્ટરી બદલો. જનરેટ કરેલ ડિઝાઇન એક્સમાં sim/ed_sim/mentor ડિરેક્ટરી પર નેવિગેટ કરોampફોલ્ડર.
2. ચકાસો કે ટ્રાન્સક્રિપ્ટ વિન્ડો સ્ક્રીનના તળિયે પ્રદર્શિત થાય છે. જો ટ્રાન્સક્રિપ્ટ વિન્ડો દેખાતી નથી, તો તેને ક્લિક કરીને દર્શાવો View ➤ ટ્રાન્સક્રિપ્ટ.
3. ટ્રાન્સક્રિપ્ટ વિન્ડોમાં, સ્ત્રોત msim_setup.tcl ચલાવો.
4. સ્ત્રોત msim_setup.tcl ચાલવાનું સમાપ્ત કર્યા પછી, ટ્રાન્સક્રિપ્ટ વિન્ડોમાં ld_debug ચલાવો.
5. ld_debug ચાલવાનું સમાપ્ત કર્યા પછી, ચકાસો કે ઑબ્જેક્ટ્સ વિન્ડો પ્રદર્શિત થાય છે. જો ઑબ્જેક્ટ્સ વિન્ડો દૃશ્યમાન ન હોય, તો તેને ક્લિક કરીને પ્રદર્શિત કરો View ➤ વસ્તુઓ.
6. ઑબ્જેક્ટ્સ વિંડોમાં, જમણું-ક્લિક કરીને અને એડ વેવ પસંદ કરીને સિગ્નલ પસંદ કરો કે જેને તમે સિમ્યુલેટ કરવા માંગો છો.
7. તમે સિમ્યુલેશન માટે સિગ્નલો પસંદ કરવાનું સમાપ્ત કરી લો તે પછી, ટ્રાંસ્ક્રિપ્ટ વિંડોમાં રન-ઑલ ચલાવો. સિમ્યુલેશન પૂર્ણ થાય ત્યાં સુધી ચાલે છે.
8. જો સિમ્યુલેશન દેખાતું નથી, તો ક્લિક કરો View ➤ તરંગ.

Intel Agilex EMIF IP માટે પિન પ્લેસમેન્ટ
આ વિષય પિન પ્લેસમેન્ટ માટે માર્ગદર્શિકા પ્રદાન કરે છે.

ઉપરview
Intel Agilex FPGA ની નીચેની રચના છે:

• દરેક ઉપકરણમાં 8 I/O બેંકો હોય છે.
• દરેક I/O બેંકમાં 2 સબ-I/O બેંકો હોય છે.
• દરેક સબ-I/O બેંકમાં 4 લેન હોય છે.
• દરેક લેનમાં 12 સામાન્ય હેતુની I/O (GPIO) પિન હોય છે.

સામાન્ય પિન માર્ગદર્શિકા
નીચેના સામાન્ય પિન માર્ગદર્શિકા છે.

નોંધ: વધુ વિગતવાર પિન માહિતી માટે, તમારા બાહ્ય મેમરી પ્રોટોકોલ માટે પ્રોટોકોલ-વિશિષ્ટ પ્રકરણમાં Intel Agilex FPGA EMIF IP પિન અને રિસોર્સ પ્લાનિંગ વિભાગનો સંદર્ભ લો, બાહ્ય મેમરી ઇન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં.

• ખાતરી કરો કે આપેલ બાહ્ય મેમરી ઇન્ટરફેસ માટેની પિન સમાન I/O પંક્તિમાં રહે છે.
• બહુવિધ બેંકો સુધી ફેલાયેલા ઇન્ટરફેસે નીચેની આવશ્યકતાઓને પૂર્ણ કરવી આવશ્યક છે:
  •  બેંકો એકબીજાને અડીને હોવી જોઈએ. નજીકની બેંકો વિશેની માહિતી માટે, બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં EMIF આર્કિટેક્ચર: I/O બેંક વિષયનો સંદર્ભ લો.
•  બધા સરનામું અને કમાન્ડ અને સંકળાયેલ પિન એક જ સબબેંકમાં હોવા જોઈએ.
• સરનામું અને આદેશ અને ડેટા પિન નીચેની શરતો હેઠળ સબ-બેંક શેર કરી શકે છે:
  • સરનામું અને આદેશ અને ડેટા પિન I/O લેન શેર કરી શકતા નથી.
  • સરનામાં અને કમાન્ડ બેંકમાં ફક્ત બિનઉપયોગી I/O લેન ડેટા પિન સમાવી શકે છે.

કોષ્ટક 4. સામાન્ય પિન મર્યાદાઓ

સિગ્નલ પ્રકાર	અવરોધ
ડેટા સ્ટ્રોબ	DQ જૂથ સાથે જોડાયેલા તમામ સિગ્નલો સમાન I/O લેનમાં હોવા જોઈએ.
ડેટા	સંબંધિત DQ પિન એ જ I/O લેનમાં હોવા જોઈએ. પ્રોટોકોલ માટે કે જે દ્વિપક્ષીય ડેટા લાઇનને સપોર્ટ કરતા નથી, રીડ સિગ્નલોને રાઇટ સિગ્નલોથી અલગથી જૂથબદ્ધ કરવા જોઈએ.
સરનામું અને આદેશ	સરનામું અને કમાન્ડ પિન I/O સબ-બેંકની અંદર પૂર્વવ્યાખ્યાયિત સ્થાનો પર હોવા જોઈએ.

નોંધ: વધુ વિગતવાર પિન માહિતી માટે, તમારા બાહ્ય મેમરી પ્રોટોકોલ માટે પ્રોટોકોલ-વિશિષ્ટ પ્રકરણમાં Intel Agilex FPGA EMIF IP પિન અને રિસોર્સ પ્લાનિંગ વિભાગનો સંદર્ભ લો, બાહ્ય મેમરી ઇન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં.

• ખાતરી કરો કે આપેલ બાહ્ય મેમરી ઇન્ટરફેસ માટેની પિન સમાન I/O પંક્તિમાં રહે છે.
• બહુવિધ બેંકો સુધી ફેલાયેલા ઇન્ટરફેસે નીચેની આવશ્યકતાઓને પૂર્ણ કરવી આવશ્યક છે:
  • બેંકો એકબીજાને અડીને હોવી જોઈએ. નજીકની બેંકો વિશેની માહિતી માટે, બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં EMIF આર્કિટેક્ચર: I/O બેંક વિષયનો સંદર્ભ લો.
• બધા સરનામું અને કમાન્ડ અને સંકળાયેલ પિન એક જ સબબેંકમાં હોવા જોઈએ.
• સરનામું અને આદેશ અને ડેટા પિન નીચેની શરતો હેઠળ સબ-બેંક શેર કરી શકે છે:
  • સરનામું અને આદેશ અને ડેટા પિન I/O લેન શેર કરી શકતા નથી.
  • સરનામાં અને કમાન્ડ બેંકમાં ફક્ત બિનઉપયોગી I/O લેન ડેટા પિન સમાવી શકે છે.

એક ડિઝાઇન બનાવવી Exampટીજી રૂપરેખાંકન વિકલ્પ સાથે

જનરેટ કરેલ EMIF ડિઝાઇન ભૂતપૂર્વample માં ટ્રાફિક જનરેટર બ્લોક (TG) નો સમાવેશ થાય છે. મૂળભૂત રીતે, ડિઝાઇન ભૂતપૂર્વample સરળ TG બ્લોક (altera_tg_avl) નો ઉપયોગ કરે છે જે હાર્ડ-કોડેડ ટ્રાફિક પેટર્નને ફરીથી લોંચ કરવા માટે જ રીસેટ કરી શકાય છે. જો જરૂરી હોય તો, તમે તેના બદલે રૂપરેખાંકિત ટ્રાફિક જનરેટર (TG2) સક્ષમ કરવાનું પસંદ કરી શકો છો. રૂપરેખાંકિત ટ્રાફિક જનરેટર (TG2) (altera_tg_avl_2) માં, તમે નિયંત્રણ રજિસ્ટર દ્વારા વાસ્તવિક સમયમાં ટ્રાફિક પેટર્નને ગોઠવી શકો છો - મતલબ કે તમારે ટ્રાફિક પેટર્ન બદલવા અથવા ફરીથી લૉન્ચ કરવા માટે ડિઝાઇનને ફરીથી કમ્પાઇલ કરવાની જરૂર નથી. આ ટ્રાફિક જનરેટર EMIF કંટ્રોલ ઈન્ટરફેસ પર જે ટ્રાફિક મોકલે છે તેના પર સરસ નિયંત્રણ પૂરું પાડે છે. વધુમાં, તે સ્ટેટસ રજિસ્ટર પ્રદાન કરે છે જેમાં નિષ્ફળતાની વિગતવાર માહિતી હોય છે.

ડિઝાઇનમાં ટ્રાફિક જનરેટરને સક્ષમ કરવું Example

તમે EMIF પેરામીટર એડિટરમાં ડાયગ્નોસ્ટિક્સ ટૅબમાંથી રૂપરેખાંકિત ટ્રાફિક જનરેટરને સક્ષમ કરી શકો છો. કન્ફિગરેબલ ટ્રાફિક જનરેટરને સક્ષમ કરવા માટે, ડાયગ્નોસ્ટિક્સ ટૅબ પર કન્ફિગરેબલ એવલોન ટ્રાફિક જનરેટર 2.0 નો ઉપયોગ કરો ચાલુ કરો.

આકૃતિ 6.

• તમે ડિફોલ્ટ ટ્રાફિક પેટર્નને અક્ષમ કરવાનું પસંદ કરી શકો છોtage અથવા વપરાશકર્તાએ ગોઠવેલ ટ્રાફિક એસtage, પરંતુ તમારી પાસે ઓછામાં ઓછું એક s હોવું આવશ્યક છેtage સક્ષમ. આ અંગેની માહિતી માટે એસtages, બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં ડિફોલ્ટ ટ્રાફિક પેટર્ન અને વપરાશકર્તા-રૂપરેખાંકિત ટ્રાફિક પેટર્નનો સંદર્ભ લો.
• TG2 પરીક્ષણ અવધિ પરિમાણ માત્ર ડિફોલ્ટ ટ્રાફિક પેટર્ન પર લાગુ થાય છે. તમે ટૂંકા, મધ્યમ અથવા અનંતનો પરીક્ષણ સમયગાળો પસંદ કરી શકો છો.
• તમે TG2 રૂપરેખાંકન ઈન્ટરફેસ મોડ પેરામીટર માટે બેમાંથી કોઈ એક મૂલ્ય પસંદ કરી શકો છો:
  • JTAG: સિસ્ટમ કન્સોલમાં GUI નો ઉપયોગ કરવાની મંજૂરી આપે છે. વધુ માહિતી માટે, બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં ટ્રાફિક જનરેટર કન્ફિગરેશન ઈન્ટરફેસનો સંદર્ભ લો.
  • નિકાસ: ટ્રાફિક પેટર્નને નિયંત્રિત કરવા માટે કસ્ટમ RTL તર્કનો ઉપયોગ કરવાની મંજૂરી આપે છે.

ડિઝાઇન એક્સample EMIF ડીબગ ટૂલકીટ સાથે

EMIF ડીબગ ટૂલકીટ લોંચ કરતા પહેલા, ખાતરી કરો કે તમે તમારા ઉપકરણને પ્રોગ્રામિંગ સાથે ગોઠવ્યું છે. file જેમાં EMIF ડીબગ ટૂલકીટ સક્ષમ છે. EMIF ડીબગ ટૂલકીટ લોંચ કરવા માટે, આ પગલાં અનુસરો:

1. Intel Quartus Prime સોફ્ટવેરમાં, Tools ➤ System Debugging Tools ➤ System Console પસંદ કરીને સિસ્ટમ કન્સોલ ખોલો.
2. [જો તમારો પ્રોજેક્ટ ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સૉફ્ટવેરમાં પહેલેથી જ ખુલ્લો હોય તો આ પગલું છોડો.] સિસ્ટમ કન્સોલમાં, SRAM ઑબ્જેક્ટ લોડ કરો. file (.sof) જેની સાથે તમે બોર્ડને પ્રોગ્રામ કર્યું છે (જેમ કે બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં EMIF ડીબગ ટૂલકીટનો ઉપયોગ કરવા માટેની પૂર્વજરૂરીયાતોમાં વર્ણવેલ છે).
3. ડીબગ કરવા માટે ઉદાહરણો પસંદ કરો.
4. EMIF કેલિબ્રેશન ડિબગીંગ માટે EMIF કેલિબ્રેશન ડીબગ ટૂલકીટ પસંદ કરો, જેમ કે ડિઝાઇન એક્સ જનરેટ કરવામાં વર્ણવેલ છેampકેલિબ્રેશન ડીબગ વિકલ્પ સાથે. વૈકલ્પિક રીતે, ટ્રાફિક જનરેટર ડીબગીંગ માટે EMIF TG રૂપરેખાંકન ટૂલકીટ પસંદ કરો, જેમ કે જનરેટીંગ એ ડિઝાઇન એક્સampટીજી રૂપરેખાંકન વિકલ્પ સાથે.
5. મુખ્ય ખોલવા માટે ઓપન ટૂલકીટ પર ક્લિક કરો view EMIF ડીબગ ટૂલકીટની.
6. જો પ્રોગ્રામ કરેલ ડિઝાઇનમાં બહુવિધ EMIF દાખલાઓ હોય, તો કૉલમ પસંદ કરો (JTAG માસ્ટર) અને EMIF દાખલાની મેમરી ઈન્ટરફેસ ID કે જેના માટે ટૂલકીટ સક્રિય કરવી.
7. ટૂલકીટને ઈન્ટરફેસ પરિમાણો અને માપાંકન સ્થિતિ વાંચવાની મંજૂરી આપવા માટે ઈન્ટરફેસ સક્રિય કરો પર ક્લિક કરો.
8. તમારે એક સમયે એક ઇન્ટરફેસ ડીબગ કરવું આવશ્યક છે; તેથી, ડિઝાઇનમાં બીજા ઇન્ટરફેસ સાથે જોડાવા માટે, તમારે પહેલા વર્તમાન ઇન્ટરફેસને નિષ્ક્રિય કરવું પડશે.

નીચેના ભૂતપૂર્વ છેampઅનુક્રમે EMIF કેલિબ્રેશન ડીબગ ટૂલકીટ અને EMIF TG કન્ફિગરેશન ટૂલકીટ: ના અહેવાલો.

નોંધ: કેલિબ્રેશન ડીબગીંગ પર વિગતો માટે, એક્સટર્નલ મેમરી ઈન્ટરફેસ ઈન્ટેલ એજીલેક્સ એફપીજીએ આઈપી યુઝર ગાઈડમાં એક્સટર્નલ મેમરી ઈન્ટરફેસ ડીબગ ટૂલકીટ સાથે ડીબગીંગનો સંદર્ભ લો.

નોંધ: ટ્રાફિક જનરેટર ડીબગીંગ પર વિગતો માટે, બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP વપરાશકર્તા માર્ગદર્શિકામાં, ટ્રાફિક જનરેટર રૂપરેખાંકન વપરાશકર્તા ઈન્ટરફેસનો સંદર્ભ લો.

ડિઝાઇન Exampબાહ્ય મેમરી ઇન્ટરફેસ માટેનું વર્ણન Intel Agilex FPGA IP

જ્યારે તમે તમારા EMIF IP ને પેરામીટરાઇઝ અને જનરેટ કરો છો, ત્યારે તમે સ્પષ્ટ કરી શકો છો કે સિસ્ટમ સિમ્યુલેશન અને સિન્થેસિસ માટે ડિરેક્ટરીઓ બનાવે છે. file સેટ કરે છે, અને જનરેટ કરે છે file આપોઆપ સેટ કરે છે. જો તમે Ex હેઠળ સિમ્યુલેશન અથવા સિન્થેસિસ પસંદ કરો છોampલે ડિઝાઇન Fileભૂતપૂર્વ પર sampલે ડિઝાઇન્સ ટેબ, સિસ્ટમ સંપૂર્ણ સિમ્યુલેશન બનાવે છે file સેટ અથવા સંપૂર્ણ સંશ્લેષણ file તમારી પસંદગી અનુસાર સેટ કરો.

સિન્થેસિસ ડિઝાઇન એક્સample
સંશ્લેષણ ડિઝાઇન ભૂતપૂર્વample નીચેની આકૃતિમાં બતાવેલ મુખ્ય બ્લોક્સ ધરાવે છે.

• ટ્રાફિક જનરેટર, જે સંશ્લેષિત Avalon®-MM example ડ્રાઇવર કે જે એડ્રેસની પેરામીટરાઇઝ્ડ નંબર પર રીડ અને રાઇટની સ્યુડો-રેન્ડમ પેટર્ન લાગુ કરે છે. ટ્રાફિક જનરેટર મેમરીમાંથી વાંચેલા ડેટાને પણ મોનિટર કરે છે તેની ખાતરી કરવા માટે કે તે લેખિત ડેટા સાથે મેળ ખાય છે અને અન્યથા નિષ્ફળતાનો દાવો કરે છે.
• મેમરી ઇન્ટરફેસનું ઉદાહરણ, જેમાં શામેલ છે:
  • મેમરી કંટ્રોલર જે એવલોન-એમએમ ઇન્ટરફેસ અને AFI ઇન્ટરફેસ વચ્ચે મધ્યસ્થી કરે છે.
  • PHY, જે વાંચવા અને લખવાની કામગીરી કરવા માટે મેમરી નિયંત્રક અને બાહ્ય મેમરી ઉપકરણો વચ્ચે ઇન્ટરફેસ તરીકે સેવા આપે છે.

આકૃતિ 7. સિન્થેસિસ ડિઝાઇન એક્સample

નોંધ: જો એક અથવા વધુ PLL શેરિંગ મોડ, DLL શેરિંગ મોડ, અથવા OCT શેરિંગ મોડ પેરામીટર્સ નો શેરિંગ સિવાયના કોઈપણ મૂલ્ય પર સેટ કરેલ હોય, તો સંશ્લેષણ ડિઝાઇન ભૂતપૂર્વample બે ટ્રાફિક જનરેટર/મેમરી ઇન્ટરફેસ દાખલાઓ સમાવે છે. બે ટ્રાફિક જનરેટર/મેમરી ઈન્ટરફેસ ઈન્સ્ટન્સ પેરામીટર સેટિંગ્સ દ્વારા વ્યાખ્યાયિત કર્યા મુજબ ફક્ત શેર કરેલ PLL/DLL/OCT જોડાણો દ્વારા સંબંધિત છે. ટ્રાફિક જનરેટર/મેમરી ઇન્ટરફેસ ઉદાહરણો દર્શાવે છે કે તમે તમારી પોતાની ડિઝાઇનમાં આવા જોડાણો કેવી રીતે બનાવી શકો છો.

સિમ્યુલેશન ડિઝાઇન Example
સિમ્યુલેશન ડિઝાઇન ભૂતપૂર્વample નીચેની આકૃતિમાં બતાવેલ મુખ્ય બ્લોક્સ ધરાવે છે.

• સંશ્લેષણ ડિઝાઇનનું ઉદાહરણ ભૂતપૂર્વample અગાઉના વિભાગમાં વર્ણવ્યા મુજબ, સંશ્લેષણ ડિઝાઇન ભૂતપૂર્વample માં ટ્રાફિક જનરેટર, કેલિબ્રેશન ઘટક અને મેમરી ઇન્ટરફેસનો દાખલો છે. આ બ્લોક્સ એબ્સ્ટ્રેક્ટ સિમ્યુલેશન મોડલ્સ માટે ડિફોલ્ટ છે જ્યાં ઝડપી સિમ્યુલેશન માટે યોગ્ય છે.
• મેમરી મોડલ, જે સામાન્ય મોડલ તરીકે કામ કરે છે જે મેમરી પ્રોટોકોલ સ્પષ્ટીકરણોનું પાલન કરે છે. વારંવાર, મેમરી વિક્રેતાઓ તેમના ચોક્કસ મેમરી ઘટકો માટે સિમ્યુલેશન મોડલ પ્રદાન કરે છે જે તમે તેમના પરથી ડાઉનલોડ કરી શકો છો webસાઇટ્સ
• એક સ્ટેટસ ચેકર, જે એકંદર પાસ અથવા ફેલ શરતને સંકેત આપવા માટે બાહ્ય મેમરી ઈન્ટરફેસ આઈપી અને ટ્રાફિક જનરેટરમાંથી સ્ટેટસ સિગ્નલોનું નિરીક્ષણ કરે છે.

આકૃતિ 10. સિમ્યુલેશન ડિઝાઇન Example

Exampલે ડિઝાઇન ઇન્ટરફેસ ટેબ
પરિમાણ સંપાદકમાં ભૂતપૂર્વનો સમાવેશ થાય છેample ડિઝાઇન્સ ટેબ જે તમને તમારી ડિઝાઇન એક્સ પેરામીટરાઇઝ અને જનરેટ કરવાની મંજૂરી આપે છેampલેસ

બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ

IP સંસ્કરણો v19.1 સુધીના ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સૉફ્ટવેર સંસ્કરણો જેવા જ છે. ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન સ્યુટ સોફ્ટવેર વર્ઝન 19.2 અથવા પછીના સંસ્કરણમાંથી, IP પાસે નવી IP વર્ઝનિંગ સ્કીમ છે. જો IP કોર સંસ્કરણ સૂચિબદ્ધ નથી, તો અગાઉના IP કોર સંસ્કરણ માટે વપરાશકર્તા માર્ગદર્શિકા લાગુ થાય છે.

IP કોર સંસ્કરણ	વપરાશકર્તા માર્ગદર્શિકા
2.4.0	બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ
2.3.0	બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ
2.3.0	બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ
2.1.0	બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ
19.3	બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી ડિઝાઇન એક્સample વપરાશકર્તા માર્ગદર્શિકા આર્કાઇવ્સ

બાહ્ય મેમરી ઈન્ટરફેસ માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ Intel Agilex FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
2021.06.21	21.2	2.4.2	માં ડિઝાઇન Exampઝડપી શરૂઆત પ્રકરણ: • માં એક નોંધ ઉમેરી Intel Agilex EMIF ડિઝાઇનનું કમ્પાઇલિંગ અને પ્રોગ્રામિંગ Example વિષય • ના શીર્ષકમાં ફેરફાર કર્યો એક ડિઝાઇન બનાવવી Exampકેલિબ્રેશન ડીબગ વિકલ્પ સાથે વિષય • ઉમેર્યું એક ડિઝાઇન બનાવવી Exampટીજી રૂપરેખાંકન વિકલ્પ સાથે અને ડિઝાઇનમાં ટ્રાફિક જનરેટરને સક્ષમ કરવું Example વિષયો. • સંશોધિત પગલાં 2, 3 અને 4, ઘણા આંકડાઓ અપડેટ કર્યા, અને એક નોંધ ઉમેરી, ડિઝાઇન એક્સample EMIF ડીબગ ટૂલકીટ સાથે વિષય
2021.03.29	21.1	2.4.0	માં ડિઝાઇન Exampઝડપી શરૂઆત પ્રકરણ: • માં એક નોંધ ઉમેરી સિન્થેસાઇઝેબલ EMIF ડિઝાઇન જનરેટ કરી રહ્યું છે Example અને EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le વિષયો. • અપડેટ કરેલ File માં સ્ટ્રક્ચર ડાયાગ્રામ EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le વિષય
2020.12.14	20.4	2.3.0	માં ડિઝાઇન Exampઝડપી શરૂઆત પ્રકરણ, નીચેના ફેરફારો કર્યા: • અપડેટ કરેલ સિન્થેસાઇઝેબલ EMIF ડિઝાઇન જનરેટ કરી રહ્યું છે Example મલ્ટિ-EMIF ડિઝાઇનનો સમાવેશ કરવા માટેનો વિષય. • માં પગલું 3 માટે આકૃતિ અપડેટ કરી EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le વિષય
2020.10.05	20.3	2.3.0	માં ડિઝાઇન Exampઝડપી પ્રારંભ માર્ગદર્શિકા પ્રકરણ, નીચેના ફેરફારો કર્યા: • માં EMIF પ્રોજેક્ટ બનાવવો, પગલું 6 માં છબી અપડેટ કરી. • માં સિન્થેસાઇઝેબલ EMIF ડિઝાઇન જનરેટ કરી રહ્યું છે Example, પગલું 3 માં આકૃતિ અપડેટ કરી. • માં EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le, પગલું 3 માં આકૃતિ અપડેટ કરી. • માં સિમ્યુલેશન વિરુદ્ધ હાર્ડવેર અમલીકરણ, બીજા કોષ્ટકમાં એક નાની ટાઈપો સુધારી. • માં ડિઝાઇન એક્સample EMIF ડીબગ ટૂલકીટ સાથે, સંશોધિત પગલું 6, પગલાં 7 અને 8 ઉમેર્યા.
ચાલુ રાખ્યું…

દસ્તાવેજ સંસ્કરણ	ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ વર્ઝન	IP સંસ્કરણ	ફેરફારો
2020.04.13	20.1	2.1.0	• માં વિશે પ્રકરણ, માં કોષ્ટકમાં ફેરફાર કર્યો પ્રકાશન માહિતી વિષય • માં ડિઝાઇન Exampઝડપી પ્રારંભ માર્ગદર્શિકા પ્રકરણ: — સંશોધિત પગલું 7 અને સંકળાયેલ છબી, માં સિન્થેસાઇઝેબલ EMIF ડિઝાઇન જનરેટ કરી રહ્યું છે Example વિષય - સંશોધિત ડિઝાઇન જનરેટ કરી રહ્યા છીએ Exampડીબગ વિકલ્પ સાથે લે વિષય - સંશોધિત ડિઝાઇન એક્સample EMIF ડીબગ ટૂલકીટ સાથે વિષય
2019.12.16	19.4	2.0.0	• માં ડિઝાઇન Exampઝડપી શરૂઆત પ્રકરણ: - ના પગલા 6 માં ચિત્રને અપડેટ કર્યું EMIF પ્રોજેક્ટ બનાવવો વિષય - ના પગલા 4 માં ચિત્રને અપડેટ કર્યું સિન્થેસાઇઝેબલ EMIF ડિઝાઇન જનરેટ કરી રહ્યું છે Example વિષય - ના પગલા 4 માં ચિત્રને અપડેટ કર્યું EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le વિષય — માં સંશોધિત પગલું 5 EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le વિષય - સંશોધિત સામાન્ય પિન માર્ગદર્શિકા અને અડીને બેંકો ના વિભાગો Intel Agilex EMIF IP માટે પિન પ્લેસમેન્ટ વિષય
2019.10.18	19.3		• માં EMIF પ્રોજેક્ટ બનાવવો વિષય, બિંદુ 6 સાથે છબી અપડેટ કરી. • માં EMIF IP જનરેટ અને રૂપરેખાંકિત કરવું વિષય, પગલું 1 સાથે આકૃતિ અપડેટ કરી. • માં કોષ્ટકમાં Intel Agilex EMIF પરિમાણ સંપાદક માર્ગદર્શિકા વિષય, માટે વર્ણન બદલ્યું છે બોર્ડ ટેબ • માં સિન્થેસાઇઝેબલ EMIF ડિઝાઇન જનરેટ કરી રહ્યું છે Example અને EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le વિષયો, દરેક વિષયના પગલા 3 માં છબી અપડેટ કરી. • માં EMIF ડિઝાઇનનું ઉત્પાદનampઅનુકરણ માટે le વિષય, અપડેટ કર્યું જનરેટેડ સિમ્યુલેશન ડિઝાઇન એક્સample File માળખું આકૃતિ અને આકૃતિને અનુસરીને નોંધમાં ફેરફાર કરો. • માં સિન્થેસાઇઝેબલ EMIF ડિઝાઇન જનરેટ કરી રહ્યું છે Example વિષય, બહુવિધ ઇન્ટરફેસ માટે એક પગલું અને એક આકૃતિ ઉમેર્યું.
2019.07.31	19.2	1.2.0	• ઉમેરાયેલ બાહ્ય મેમરી ઇન્ટરફેસ વિશે ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી પ્રકરણ અને પ્રકાશન માહિતી. • અપડેટ કરેલ તારીખો અને સંસ્કરણ નંબરો. • માટે નજીવી વૃદ્ધિ સિન્થેસિસ ડિઝાઇન એક્સample માં આકૃતિ સિન્થેસિસ ડિઝાઇન એક્સample વિષય
2019.04.02	19.1		• પ્રારંભિક પ્રકાશન.

બાહ્ય મેમરી ઈન્ટરફેસ માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ Intel Agilex FPGA IP ડિઝાઇન Example વપરાશકર્તા માર્ગદર્શિકા

દસ્તાવેજો / સંસાધનો

intel UG-20219 બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ Agilex FPGA IP ડિઝાઇન એક્સample [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા UG-20219 બાહ્ય મેમરી ઇન્ટરફેસ ઇન્ટેલ એજિલેક્સ એફપીજીએ આઇપી ડિઝાઇન એક્સample, UG-20219, બાહ્ય મેમરી ઈન્ટરફેસ Intel Agilex FPGA IP ડિઝાઇન એક્સample, ઈન્ટરફેસ ઇન્ટેલ Agilex FPGA IP ડિઝાઇન Example, Agilex FPGA IP ડિઝાઇન Example

સંદર્ભો

• વપરાશકર્તા માર્ગદર્શિકા