UG-20219 Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Example

Тышкы эстутум интерфейстери жөнүндө Intel® Agilexâ„¢ FPGA IP

Чыгаруу маалыматы

IP версиялары Intel® Quartus® Prime Design Suite программалык камсыздоонун v19.1ге чейинки версиялары менен бирдей. Intel Quartus Prime Design Suite программалык камсыздоонун 19.2 же андан кийинки версиясынан баштап, IP өзөктөрүнүн жаңы IP версия схемасы бар. IP версия схемасы (XYZ) номери бир программалык версиядан экинчисине өзгөрөт. өзгөртүү:

• X IP негизги кайра карап чыгууну көрсөтөт. Эгер сиз Intel Quartus Prime программалык камсыздооңузду жаңыртсаңыз, IPди калыбына келтиришиңиз керек.
• Y IP жаңы функцияларды камтыйт. Бул жаңы функцияларды камтуу үчүн IPиңизди калыбына келтириңиз.
• Z IP кичинекей өзгөрүүлөрдү камтыйт көрсөтөт. Бул өзгөртүүлөрдү киргизүү үчүн IP'иңизди калыбына келтириңиз.
  

  пункт	Description
  IP Version	2.4.2
  Intel Quartus Prime	21.2
  Чыгарылган күнү	2021.06.21

Дизайн Example Тышкы эстутум интерфейстери үчүн Ыкчам баштоо колдонмосу Intel Agilex™ FPGA IP

Автоматташтырылган дизайн эксample flow Intel Agilex™ тышкы эс интерфейстери үчүн жеткиликтүү. The Generate Example Designs баскычы Example Дизайн өтмөгү синтез жана симуляция дизайнын аныктоого жана жаратууга мүмкүндүк беретample file EMIF IP дарегин тастыктоо үчүн колдоно ала турган топтомдор. Сиз мурунку дизайнды түзө аласызampIntel FPGA иштеп чыгуу комплектине дал келген le же сиз түзгөн каалаган EMIF IP үчүн. Сиз эски дизайнды колдоно аласызample баалоого жардам берүү үчүн, же өз тутумуңуз үчүн баштапкы чекит катары.

General Design Example Workflows

EMIF долбоорун түзүү

Ал үчүн Intel Quartus Prime программалык камсыздоонун 17.1 жана андан кийинки версиясы үчүн, EMIF IP жана эски дизайнды түзүүдөн мурун Intel Quartus Prime долбоорун түзүшүңүз керек.ample.

1. Intel Quartus Prime программасын ишке киргизиңиз жана тандаңыз File ➤ Жаңы долбоор чебери. Next Click. Дизайн Example Тышкы эстутум интерфейстери үчүн Ыкчам баштоо колдонмосу Intel Agilex™ FPGA IP
2. каталогду көрсөтүңүз ( ), Intel Quartus Prime долбоорунун аталышы ( ) жана жогорку деңгээлдеги дизайн объектинин аталышы ( ) сиз түзгүңүз келген. Next Click.
3. Бош долбоор тандалганын текшериңиз. Кийинки эки жолу басыңыз.
4. Үй-бүлө астында Intel Agilex тандаңыз.
5. Аты чыпкасы астына аппараттын бөлүгүнүн номерин териңиз.
6. Жеткиликтүү түзмөктөрдөн ылайыктуу аппаратты тандаңыз.
7. Finish дегенди басыңыз.

EMIF IP түзүү жана конфигурациялоо

Төмөнкү кадамдар EMIF IP кантип түзүү жана конфигурациялоону көрсөтөт. Бул кадам DDR4 интерфейсин түзөт, бирок кадамдар башка протоколдор үчүн окшош. (Бул кадамдар IP Каталогунун (өз алдынча) агымын ээрчийт; анын ордуна Platform Designer (система) агымын колдонууну тандасаңыз, кадамдар окшош.)

1. IP Каталог терезесинде Тышкы эстутум интерфейстери Intel Agilex FPGA IP тандаңыз. (Эгер IP каталогу терезеси көрүнбөсө, тандаңыз View ➤ IP каталогу.)
2. IP параметринин редакторунда EMIF IP үчүн объекттин атын бериңиз (бул жерде сиз көрсөткөн ат file IP үчүн аталыш) жана каталогду көрсөтүңүз. Create Click.
3. Параметр редакторунда бир нече өтмөктөр бар, анда сиз EMIF ишке ашырууну чагылдыруу үчүн параметрлерди конфигурациялашыңыз керек.

Intel Agilex EMIF Параметр редакторунун көрсөтмөлөрү
Бул тема Intel Agilex EMIF IP параметр редакторунда өтмөктөрдү параметрлөө боюнча жогорку деңгээлдеги жетекчиликти камсыз кылат.

Таблица 1. EMIF Параметр редакторунун көрсөтмөлөрү

Параметр редактору өтмөгү	Көрсөтмөлөр
Генерал	Төмөнкү параметрлер туура киргизилгендигин текшериңиз: • Аппараттын ылдамдыгы. • Эстутум саатынын жыштыгы. • PLL шилтеме саат жыштыгы.
Эс	• Параметрлерди киргизүү үчүн эстутум түзүлүшүңүздүн маалымат баракчасын караңыз Эс өтмөк. • Ошондой эле ALERT# пин үчүн белгилүү бир жерди киргизишиңиз керек. (DDR4 эстутум протоколуна гана тиешелүү.)
Mem I/O	• Долбоордун баштапкы изилдөөлөрү үчүн сиз демейки жөндөөлөрдү колдонсоңуз болот Mem I/O өтмөк. • Өркүндөтүлгөн дизайнды текшерүү үчүн сиз оптималдуу токтотуу орнотууларын алуу үчүн такта симуляциясын аткарышыңыз керек.
FPGA I/O	• Долбоордун баштапкы изилдөөлөрү үчүн сиз демейки жөндөөлөрдү колдонсоңуз болот FPGA I/O өтмөк. • Дизайндын өркүндөтүлгөн валидациясы үчүн тиешелүү I/O стандарттарын тандоо үчүн IBIS моделдери менен такта симуляциясын аткарышыңыз керек.
Mem Timeing	• Долбоордун баштапкы изилдөөлөрү үчүн сиз демейки жөндөөлөрдү колдонсоңуз болот Mem Timeing өтмөк. • Өркүндөтүлгөн дизайнды текшерүү үчүн сиз эс тутумуңуздун маалымат баракчасына ылайык параметрлерди киргизишиңиз керек.
Controller	Эстутум контроллериңиз үчүн керектүү конфигурацияга жана жүрүм-турумга ылайык контроллердин параметрлерин орнотуңуз.
Диагностика	боюнча параметрлерди колдоно аласыз Диагностика эстутум интерфейсиңизди текшерүүгө жана оңдоого жардам берүү үчүн өтмөк.
Example Designs	The Example Designs табулатура эски дизайнды түзүүгө мүмкүндүк беретampсинтез жана симуляция үчүн. Түзүлгөн дизайн эксample EMIF IP жана эстутум интерфейсин текшерүү үчүн кокус трафикти жараткан драйверден турган толук EMIF системасы.

Жеке параметрлер боюнча толук маалымат алуу үчүн, тышкы эстутум интерфейстеринин Intel Agilex FPGA IP Колдонуучу колдонмосундагы эстутум протоколуңузга тиешелүү бөлүмдү караңыз.

Синтездештирилүүчү EMIF дизайнын түзүү Example

Intel Agilex иштеп чыгуу комплекти үчүн Intel Agilex EMIF IP жөндөөлөрүнүн көпчүлүгүн демейки маанилеринде калтыруу жетиштүү. Синтезделүүчү дизайнды түзүү үчүнample, бул кадамдарды аткарыңыз:

1. Экс боюнчаample Дизайндар өтмөгүндө, Синтез кутучасы белгиленгенин текшериңиз.
   • Эгерде сиз бир интерфейсти ишке ашырып жатсаңыз, эксample дизайн, EMIF IP конфигурациялоо жана чыкылдатуу File➤ Колдонуучунун IP вариациясында учурдагы жөндөөнү сактоо үчүн сактоо file ( .ip).
     • Эгерде сиз экс ишке ашырып жатсаңызampбир нече интерфейси бар дизайнда, каалаган интерфейстердин санына IP санын көрсөтүңүз. Сиз EMIF IDнин жалпы санын тандалган IP саны сыяктуу көрө аласыз. Ар бир интерфейсти конфигурациялоо үчүн бул кадамдарды аткарыңыз:
   •  Калибрлөө IP менен интерфейстин байланышын көрсөтүү үчүн Cal-IP тандаңыз.
   • Бардык Параметрлер Редактор өтмөгүндө EMIF IPди конфигурациялаңыз.
   • Экс барагына кайтууample Дизайн өтмөгүн жана каалаган EMIF ID боюнча Capture чыкылдатыңыз.
   • Бардык EMIF идентификаторлору үчүн a-c кадамдарын кайталаңыз.
   • Сиз басып алынган параметрлерди алып салуу үчүн "Тазалоо" баскычын чыкылдатып, EMIF IPге өзгөртүү киргизүү үчүн адан сга чейинки кадамдарды кайталасаңыз болот.
   • Click File➤ Колдонуучунун IP вариациясында учурдагы жөндөөнү сактоо үчүн сактоо file ( .ip).
2. Ex Generate чыкылдатыңызample Дизайн терезенин жогорку оң бурчунда.
3. EMIF дизайны үчүн каталогду көрсөтүңүзample жана OK басыңыз. EMIF дизайнынын ийгиликтүү мууну эксample төмөнкүнү түзөт fileqii каталогуна коюлган.
4. Click File ➤ IP Parameter Editor Pro терезесинен чыгуу үчүн чыгуу. Система сунуш кылат, Акыркы өзгөртүүлөр түзүлгөн жок. Азыр түзөсүзбү? Кийинки агым менен улантуу үчүн Жок дегенди басыңыз.
5. Мурун ачуу үчүнample дизайн, чыкылдатуу File ➤ Долбоорду ачып, ага өтүңүз /ample_name>/qii/ed_synth.qpf жана Ачуу чыкылдатыңыз.
   Эскертүү: Дизайнды түзүү жана программалоо боюнча маалымат алуу үчүн эксampле, кайрылыңыз
   Intel Agilex EMIF дизайнын түзүү жана программалоо Example.

Сүрөт 4. Түзүлгөн синтезделүүчү дизайн Example File Структура

Эки же андан көп тышкы эс интерфейстери бар системаны куруу боюнча маалымат алуу үчүн, Дизайнды түзүү Эксample бир нече EMIF интерфейстери менен, тышкы эс тутум интерфейстеринде Intel Agilex FPGA IP Колдонуучунун колдонмосунда. Бир нече интерфейстердин мүчүлүштүктөрүн оңдоо жөнүндө маалымат алуу үчүн, Intel Agilex FPGA IP Колдонуучунун Тышкы эстутум интерфейстериндеги EMIF инструменттерин учурдагы дизайнда иштетүүнү караңыз.

Эскертүү: Эгер сиз симуляция же синтез кутучасын тандабасаңыз, көздөгөн каталогдо Платформа дизайнеринин дизайны гана камтылган. files, алар Intel Quartus Prime программасы тарабынан түз түзүлбөйт, бирок сиз жасай аласыз view же Платформа дизайнеринде түзөтүңүз. Бул жагдайда сиз синтезди жана симуляцияны түзүү үчүн төмөнкү буйруктарды аткарсаңыз болот file топтомдору.

• Компиляциялык долбоорду түзүү үчүн, сиз көздөгөн каталогдо quartus_sh -t make_qii_design.tclscript иштетишиңиз керек.
• Симуляциялык долбоорду түзүү үчүн, сиз көздөгөн каталогдо quartus_sh -t make_sim_design.tcl скриптин иштетишиңиз керек.

Эскертүү: Эгерде сиз дизайн эксample жана андан кийин параметр редакторунда ага өзгөртүүлөрдү киргизишиңиз керек, сиз эски дизайнды калыбына келтиришиңиз керекampөзгөртүүлөрүңүздүн аткарылышын көрүү үчүн. Жаңы түзүлгөн дизайн эксample болгон дизайндын үстүнөн жазбайтample files.

EMIF дизайнын түзүү ExampSimulation үчүн

Intel Agilex иштеп чыгуу комплекти үчүн Intel Agilex EMIF IP жөндөөлөрүнүн көпчүлүгүн демейки маанилеринде калтыруу жетиштүү. Дизайнды түзүү үчүн эксampсимуляция үчүн, бул кадамдарды аткарыңыз:

1. Экс боюнчаample Дизайндар өтмөгүндө, Simulation кутучасы белгиленгенин текшериңиз. Ошондой эле талап кылынган Simulation HDL форматын тандаңыз, Verilog же VHDL.
2. EMIF IP конфигурациялап, чыкылдатыңыз File ➤ Колдонуучунун IP вариациясында учурдагы жөндөөнү сактоо үчүн сактоо file ( .ip).
3. Ex Generate чыкылдатыңызample Дизайн терезенин жогорку оң бурчунда.
4. EMIF дизайны үчүн каталогду көрсөтүңүзample жана OK басыңыз. EMIF дизайнынын ийгиликтүү мууну эксample бир нече түзөт file sim/ed_sim каталогунун астында ар кандай колдоого алынган симуляторлор үчүн топтомдор.
5. Click File ➤ IP Parameter Editor Pro терезесинен чыгуу үчүн чыгуу. Система сунуш кылат, Акыркы өзгөртүүлөр түзүлгөн жок. Азыр түзөсүзбү? Кийинки агым менен улантуу үчүн Жок дегенди басыңыз.

Түзүлгөн симуляция дизайны Example File Структура

Эскертүү: Тышкы эстутум интерфейстери Intel Agilex FPGA IP учурда VCS, ModelSim/QuestaSim жана Xcelium симуляторлорун гана колдойт. Келечектеги чыгарылыштарда симулятордун кошумча колдоосу пландаштырылууда.

Эскертүү: Эгер сиз симуляция же синтез кутучасын тандабасаңыз, көздөгөн каталогдо Платформа дизайнеринин дизайны гана камтылган. files, алар Intel Quartus Prime программасы тарабынан түз түзүлбөйт, бирок сиз жасай аласыз view же Платформа дизайнеринде түзөтүңүз. Бул жагдайда сиз синтезди жана симуляцияны түзүү үчүн төмөнкү буйруктарды аткарсаңыз болот file топтомдору.

• Компиляциялык долбоорду түзүү үчүн, сиз көздөгөн каталогдо quartus_sh -t make_qii_design.tcl скриптин иштетишиңиз керек.
• Симуляциялык долбоорду түзүү үчүн, сиз көздөгөн каталогдо quartus_sh -t make_sim_design.tcl скриптин иштетишиңиз керек.

Эскертүү: Эгерде сиз дизайн эксample жана андан кийин параметр редакторунда ага өзгөртүүлөрдү киргизишиңиз керек, сиз эски дизайнды калыбына келтиришиңиз керекampөзгөртүүлөрүңүздүн аткарылышын көрүү үчүн. Жаңы түзүлгөн дизайн эксample болгон дизайндын үстүнөн жазбайтample files.

Аппараттык камсыздоону ишке ашырууга каршы симуляция
Тышкы эстутум интерфейсинин симуляциясы үчүн, IP генерациялоо учурунда Диагностика өтмөгүндө калибрлөө өткөрүп жиберүүнү же толук калибрлөөнү тандай аласыз.

EMIF симуляция моделдери
Бул таблица skip калибрлөө жана толук калибрлөө моделдеринин мүнөздөмөлөрүн салыштырат.

Таблица 2. EMIF моделдөө моделдери: Толук калибрлөө жана калибрлөө өткөрүп жиберүү

Калибрлөө	Толук калибрлөө
Колдонуучунун логикасына басым жасаган система деңгээлиндеги симуляция.	Калибрлөөгө багытталган эстутум интерфейсинин симуляциясы.
Калибрлөөнүн деталдары жазылган эмес.	Бардык сtagкалибрлөө.
Маалыматтарды сактоо жана алуу мүмкүнчүлүгү бар.	Нивелирлөө, ар бир биттик бурмалоо ж.б. камтыйт.
так натыйжалуулугун билдирет.
Борттун кыйшаюусун эске албайт.

RTL симуляциясына каршы аппараттык камсыздоо
Бул таблица EMIF симуляциясы менен аппараттык камсыздоонун ортосундагы негизги айырмачылыктарды көрсөтөт.

Таблица 3. EMIF RTL симуляциясы жана аппараттык камсыздоо

RTL симуляциясы	Аппараттык камсыздоону ишке ашыруу
Nios® инициализация жана калибрлөө коду параллелдүү аткарылат.	Nios инициализациясы жана калибрлөө коду ырааттуу түрдө аткарылат.
Интерфейстер симуляцияда бир эле учурда cal_done сигналын ырастайт.	Слесарь операциялары калибрлөө тартибин аныктайт жана интерфейстер бир эле убакта cal_done деп ырастабайт.

Дизайныңыздын колдонмосу үчүн трафиктин үлгүлөрүнүн негизинде RTL симуляциясын иштетишиңиз керек. RTL симуляциясы PCB трассасынын кечигүүлөрүн моделдебей турганын эске алыңыз, бул RTL симуляциясы менен аппараттык камсыздоону ишке ашыруунун ортосундагы кечигүүдөгү айырмачылыкты жаратышы мүмкүн.

 ModelSim менен тышкы эстутум интерфейсинин IP симуляциясы
Бул процедура EMIF дизайнын кантип окшоштурууну көрсөтөтample.

1. Mentor Graphics* ModelSim программасын ишке киргизип, тандаңыз File ➤ Каталогду өзгөртүү. Түзүлгөн дизайндагы sim/ed_sim/mentor каталогуна өтүңүзample папка.
2. Транскрипт терезеси экрандын ылдый жагында көрсөтүлгөнүн текшериңиз. Транскрипт терезеси көрүнбөсө, чыкылдатуу менен аны көрсөтүңүз View ➤ Транскрипт.
3. Транскрипт терезесинде msim_setup.tcl булагы иштетиңиз.
4. msim_setup.tcl булагы иштеп бүткөндөн кийин, Транскрипт терезесинде ld_debug иштетиңиз.
5. ld_debug иштеп бүткөндөн кийин, Объекттер терезеси көрсөтүлгөнүн текшериңиз. Объекттер терезеси көрүнбөсө, аны чыкылдатуу менен көрсөтүңүз View ➤ Объекттер.
6. Объекттер терезесинде, сиз имитация кылгыңыз келген сигналдарды оң баскыч менен чыкылдатып, Толкун кошууну тандаңыз.
7. Модельдештирүү үчүн сигналдарды тандап бүткөндөн кийин, Transkript терезесинде run -all аткарыңыз. Симуляция ал аяктаганга чейин иштейт.
8. Эгерде симуляция көрүнбөсө, чыкылдатыңыз View ➤ Толкун.

Intel Agilex EMIF IP үчүн Pin жайгаштыруу
Бул тема төөнөгүчтөрдү жайгаштыруу боюнча көрсөтмөлөрдү берет.

Бүттүview
Intel Agilex FPGA төмөнкү түзүлүшкө ээ:

• Ар бир түзмөк 8ге чейин I/O банктарын камтыйт.
• Ар бир киргизүү/чыгаруучу банк 2 суб-кир/ч банкты камтыйт.
• Ар бир суб-I/O банкы 4 тилкеден турат.
• Ар бир тилкеде 12 жалпы багыттагы I/O (GPIO) пиндери бар.

Жалпы пин эрежелери
Төмөндө жалпы пин көрсөтмөлөр бар.

Эскертүү: Көбүрөөк пин маалымат алуу үчүн, Intel Agilex FPGA IP колдонуучу колдонмосундагы тышкы эстутум протоколуңуз үчүн протоколго тиешелүү бөлүмдөгү Intel Agilex FPGA EMIF IP Pin жана ресурстарды пландаштыруу бөлүмүн караңыз.

• Берилген тышкы эс интерфейси үчүн пиндер бир эле киргизүү/чыгаруу сапында болушун текшериңиз.
• Бир нече банктарды камтыган интерфейстер төмөнкү талаптарга жооп бериши керек:
  •  Банктар бири-бирине жанаша болушу керек. Кошуна банктар тууралуу маалымат алуу үчүн, Тышкы эстутум интерфейстери Intel Agilex FPGA IP Колдонуучу колдонмосундагы EMIF Архитектурасы: I/O Bank темасын караңыз.
•  Бардык даректер, буйруктар жана ага байланыштуу пиндер бир суббанктын ичинде болушу керек.
• Дарек, буйрук жана маалымат пиндери төмөнкү шарттарда суббанкты бөлүшө алат:
  • Дарек, буйрук жана маалымат пиндери киргизүү/чыгаруу тилкесин бөлүшө албайт.
  • Даректеги жана командалык банктагы пайдаланылбаган киргизүү/чыгаруу тилкесинде гана маалымат пиндери болушу мүмкүн.

Таблица 4. Жалпы пин чектөөлөр

Сигнал түрү	чектөө
Data Strobe	DQ тобуна тиешелүү бардык сигналдар бир эле киргизүү/чыгаруу тилкесинде болушу керек.
Маалыматтар	Тиешелүү DQ пиндери бир эле киргизүү/чыгаруу тилкесинде болушу керек. Эки багыттуу маалымат линияларын колдобогон протоколдор үчүн окуу сигналдары жазуу сигналдарынан өзүнчө топтолушу керек.
Дарек жана буйрук	Дарек жана Буйрук төөнөгүчтөрү киргизүү/чыгаруу суббанкынын ичинде алдын ала аныкталган жерлерде болушу керек.

Эскертүү: Көбүрөөк пин маалымат алуу үчүн, Intel Agilex FPGA IP колдонуучу колдонмосундагы тышкы эстутум протоколуңуз үчүн протоколго тиешелүү бөлүмдөгү Intel Agilex FPGA EMIF IP Pin жана ресурстарды пландаштыруу бөлүмүн караңыз.

• Берилген тышкы эс интерфейси үчүн пиндер бир эле киргизүү/чыгаруу сапында болушун текшериңиз.
• Бир нече банктарды камтыган интерфейстер төмөнкү талаптарга жооп бериши керек:
  • Банктар бири-бирине жанаша болушу керек. Кошуна банктар тууралуу маалымат алуу үчүн, Тышкы эстутум интерфейстери Intel Agilex FPGA IP Колдонуучу колдонмосундагы EMIF Архитектурасы: I/O Bank темасын караңыз.
• Бардык даректер, буйруктар жана ага байланыштуу пиндер бир суббанктын ичинде болушу керек.
• Дарек, буйрук жана маалымат пиндери төмөнкү шарттарда суббанкты бөлүшө алат:
  • Дарек, буйрук жана маалымат пиндери киргизүү/чыгаруу тилкесин бөлүшө албайт.
  • Даректеги жана командалык банктагы пайдаланылбаган киргизүү/чыгаруу тилкесинде гана маалымат пиндери болушу мүмкүн.

Дизайнды түзүү ExampTG Configuration Option менен

Түзүлгөн EMIF дизайны мурункуampле трафик генератор блогун (TG) камтыйт. Демейки боюнча, дизайн эксample жөнөкөй TG блогун (altera_tg_avl) колдонот, аны катуу коддолгон трафиктин үлгүсүн кайра иштетүү үчүн гана баштапкы абалга келтирсе болот. Зарыл болсо, анын ордуна конфигурациялануучу трафик генераторун (TG2) иштетүүнү тандасаңыз болот. Конфигурациялануучу трафик генераторунда (TG2) (altera_tg_avl_2) сиз башкаруу регистрлери аркылуу реалдуу убакыт режиминде трафиктин үлгүсүн конфигурациялай аласыз — бул трафиктин үлгүсүн өзгөртүү же кайра ишке киргизүү үчүн дизайнды кайра компиляциялоонун кереги жок дегенди билдирет. Бул трафик генератору EMIF башкаруу интерфейсине жөнөтүүчү трафиктин түрүн жакшы көзөмөлдөөнү камсыз кылат. Кошумча, ал ката жөнүндө толук маалыматты камтыган статус регистрлерин камсыз кылат.

Дизайндагы трафик генераторун иштетүү Example

Конфигурациялануучу трафик генераторун EMIF параметр редакторундагы Диагностика өтмөгүнөн иштетсеңиз болот. Конфигурациялануучу трафик генераторун иштетүү үчүн Диагностика өтмөгүндө Конфигурациялануучу Avalon трафик генераторун колдонуу 2.0 күйгүзүңүз.

6-сүрөт.

• Сиз демейки трафик үлгүсүн өчүрүүнү тандасаңыз болотtage же колдонуучу конфигурациялаган трафик stage, бирок сизде жок дегенде бир с болушу керекtage иштетилген. Бул боюнча маалымат алуу үчүн сtages, Тышкы эстутум интерфейстеринде Intel Agilex FPGA IP Колдонуучу колдонмосундагы Демейки Трафик үлгүсүн жана Колдонуучу конфигурациялаган Трафик үлгүсүн караңыз.
• TG2 сыноо узактыгы параметри демейки трафик үлгүсүнө гана тиешелүү. Сиз кыска, орто же чексиз сыноо узактыгын тандай аласыз.
• TG2 Configuration Interface Mode параметри үчүн эки маанинин бирин тандасаңыз болот:
  • JTAG: Системанын консолунда GUI колдонууга уруксат берет. Көбүрөөк маалымат алуу үчүн, Тышкы эстутум интерфейстериндеги Intel Agilex FPGA IP Колдонуучу колдонмосундагы Traffic Generator Configuration Interface караңыз.
  • Экспорттоо: Трафик үлгүсүн көзөмөлдөө үчүн ыңгайлаштырылган RTL логикасын колдонууга уруксат берет.

Дизайнды колдонуу ExampEMIF мүчүлүштүктөрдү оңдоо куралдары менен

EMIF мүчүлүштүктөрдү оңдоо инструменттерин ишке киргизүүдөн мурун, түзмөгүңүздү программалоо менен конфигурациялаганыңызды текшериңиз file EMIF Debug Toolkit иштетилген. EMIF Debug Toolkitти ишке киргизүү үчүн, төмөнкү кадамдарды аткарыңыз:

1. Intel Quartus Prime программасында Tools ➤ System Debugging Tools ➤ System Console тандоо менен Системанын консолун ачыңыз.
2. [Долбооруңуз Intel Quartus Prime программасында мурунтан эле ачык болсо, бул кадамды өткөрүп жибериңиз.] Системалык консолдо SRAM объектисин жүктөңүз file (.sof) менен сиз тактаны программалагансыз (EMIF мүчүлүштүктөрдү оңдоо инструменттерин колдонуунун өбөлгөлөрүндө, Intel Agilex FPGA IP Колдонуучунун тышкы эстутум интерфейстеринде сүрөттөлгөндөй).
3. Мүчүлүштүктөрдү оңдоо үчүн инстанцияларды тандаңыз.
4. EMIF калибрлөө мүчүлүштүктөрүн оңдоо үчүн Дизайнды түзүү бөлүмүндө сүрөттөлгөндөй EMIF калибрлөө мүчүлүштүктөрдү оңдоо куралдарын тандаңыз.ampКалибрлөө мүчүлүштүктөрүн оңдоо опциясы менен. Же болбосо, трафик генераторунун мүчүлүштүктөрүн оңдоо үчүн EMIF TG Конфигурациялоо куралдарын тандаңыз.ampTG Configuration Option менен.
5. Негизги баскычты ачуу үчүн Open Toolkit дегенди басыңыз view EMIF мүчүлүштүктөрдү оңдоо куралдарынын.
6. Эгерде программаланган дизайнда бир нече EMIF инстанциялары бар болсо, тилкени тандаңыз (JTAG мастер) жана инструменттер топтомун активдештирүү үчүн EMIF инстанциясынын эстутум интерфейсинин идентификатору.
7. Инструментке интерфейстин параметрлерин жана калибрлөө статусун окууга уруксат берүү үчүн Интерфейсти активдештирүү баскычын басыңыз.
8. Бир убакта бир интерфейсти оңдоо керек; ошондуктан, дизайндагы башка интерфейске туташуу үчүн, адегенде учурдагы интерфейсти өчүрүү керек.

Төмөнкүлөр эксampEMIF Calibration Debug Toolkit жана EMIF TG Configuration Toolkit: тиешелүүлүгүнө жараша отчеттор.

Эскертүү: Калибрлөөнүн мүчүлүштүктөрүн оңдоо боюнча чоо-жайды көрүү үчүн, Intel Agilex FPGA IP Колдонуучунун тышкы эстутум интерфейстериндеги Тышкы эстутум интерфейсинин мүчүлүштүктөрүн оңдоо инструменттери менен мүчүлүштүктөрдү оңдоону караңыз.

Эскертүү: Трафик генераторунун мүчүлүштүктөрүн оңдоо боюнча кеңири маалымат алуу үчүн Тышкы эстутум интерфейстеринин Intel Agilex FPGA IP Колдонуучусунун колдонмосунда Traffic Generator Configuration User Interface караңыз.

Дизайн Example Тышкы эстутум интерфейстеринин сүрөттөлүшү Intel Agilex FPGA IP

EMIF IP дарегиңизди параметрлештирүү жана генерациялоодо, система симуляция жана синтез үчүн каталогдорду түзөөрүн белгилей аласыз. file топтомун түзөт жана генерациялайт file автоматтык түрдө орнотулат. Эгерде сиз Ex. астынан Симуляция же Синтезди тандасаңызample Design Files on Example Designs кошумча барагында, система толук симуляцияны түзөт file топтому же толук синтез file тандооңузга ылайык орнотуңуз.

Синтез дизайны Example
Синтездик дизайн эксample төмөнкү сүрөттө көрсөтүлгөн негизги блокторду камтыйт.

• Синтезделе турган Avalon®-MM мурунку трафик генераторуample драйвери, ал даректердин параметрленген санына окуунун жана жазуунун псевдо-кокустук үлгүсүн ишке ашырат. Трафик генератору ошондой эле эстутумдан окулган маалыматтардын жазылган маалыматтарга дал келишин камсыз кылуу үчүн көзөмөлдөйт жана башка учурда катаны ырастайт.
• Эстутум интерфейсинин мисалы, ал төмөнкүлөрдү камтыйт:
  • Avalon-MM интерфейси менен AFI интерфейсинин ортосунда модерациялоочу эстутум контроллери.
  • Окуу жана жазуу операцияларын аткаруу үчүн эстутум контроллери менен тышкы эс тутумдарынын ортосундагы интерфейс катары кызмат кылган PHY.

Сүрөт 7. Синтез дизайны Example

Эскертүү: Эгерде PLL бөлүшүү режиминин, DLL бөлүшүү режиминин же OCT бөлүшүү режиминин параметрлеринин бири же бир нечеси Бөлүшүү жок дегенден башка кандайдыр бир мааниге коюлса, синтез дизайны мурункуample эки трафик генераторун/эс интерфейсин камтыйт. Эки трафик генератору/эс интерфейсинин инстанциялары параметр орнотуулары менен аныкталган жалпы PLL/DLL/OCT байланыштары менен гана байланышкан. Трафик генератору/эстутум интерфейсинин инстанциялары өзүңүздүн дизайныңызда ушундай байланыштарды кантип түзө аларыңызды көрсөтөт.

Симуляциялык дизайн Example
Симуляциялык дизайн эксample төмөнкү сүрөттө көрсөтүлгөн негизги блокторду камтыйт.

• Синтездик дизайндын мисалыample. Мурунку бөлүмдө айтылгандай, синтез дизайны эксample трафик генераторун, калибрлөө компонентин жана эс тутум интерфейсинин инстанциясын камтыйт. Бул блоктор демейки тез симуляцияга ылайыктуу жерде абстракттуу симуляция моделдери болуп саналат.
• Эс тутум модели, ал эстутум протоколунун спецификацияларына карманган жалпы моделдин ролун аткарат. Көбүнчө эстутумду сатуучулар алардын эстутум компоненттери үчүн моделдөө моделдерин беришет, аларды сиз алардан жүктөй аласыз webсайттар.
• Статус текшергич, тышкы эстутум интерфейсинин IP жана трафик генераторунан абал сигналдарын көзөмөлдөп, жалпы өтүү же ийгиликсиз абалды белгилөө үчүн.

10-сүрөт. Симуляциялык дизайн Example

Example Designs Interface Tab
Параметр редактору Example Дизайн өтмөгү, ал сизге дизайныңыздын параметрин аныктоого жана генерациялоого мүмкүндүк беретamples.

Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Example User Guide Archives

IP версиялары Intel Quartus Prime Design Suite программасынын v19.1ге чейинки версиялары менен бирдей. Intel Quartus Prime Design Suite программалык камсыздоонун 19.2 же андан кийинки версиясынан баштап, IP'лерде IP версиясынын жаңы схемасы бар. Эгерде IP негизги версия тизмеде жок болсо, мурунку IP негизги версиясы үчүн колдонуучу колдонмосу колдонулат.

IP негизги версиясы	Колдонуучунун колдонмосу
2.4.0	Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Example User Guide Archives
2.3.0	Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Example User Guide Archives
2.3.0	Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Example User Guide Archives
2.1.0	Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Example User Guide Archives
19.3	Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Example User Guide Archives

Тышкы эстутум интерфейстери үчүн документти кайра карап чыгуу тарыхы Intel Agilex FPGA IP Дизайн Example User Guide

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
2021.06.21	21.2	2.4.2	Ичинде Дизайн Example Quick Start бөлүм: • Төмөнкүгө эскертүү кошулду Intel Agilex EMIF дизайнын түзүү жана программалоо Example тема. • аталышы өзгөртүлдү Дизайнды түзүү ExampКалибрлөө мүчүлүштүктөрдү оңдоо опциясы менен тема. • кошулду Дизайнды түзүү ExampTG Configuration Option менен жана Дизайндагы трафик генераторун иштетүү Example темалар. • 2, 3 жана 4-кадамдар өзгөртүлүп, бир нече цифралар жаңыртылган жана эскертүү кошулган Дизайнды колдонуу ExampEMIF мүчүлүштүктөрдү оңдоо куралдары менен тема.
2021.03.29	21.1	2.4.0	Ичинде Дизайн Example Quick Start бөлүм: • Төмөнкүгө эскертүү кошулду Синтездештирилүүчү EMIF дизайнын түзүү Example жана EMIF дизайнын түзүү ExampSimulation үчүн темалар. • Жаңыртылган File Структура диаграммасы EMIF дизайнын түзүү ExampSimulation үчүн тема.
2020.12.14	20.4	2.3.0	Ичинде Дизайн Example Quick Start бөлүмгө төмөнкүдөй өзгөртүүлөр киргизилди: • Жаңыртылган Синтездештирилүүчү EMIF дизайнын түзүү Example тема көп EMIF үлгүлөрүн камтыйт. • 3-кадамдагы көрсөткүч жаңыртылды EMIF дизайнын түзүү ExampSimulation үчүн тема.
2020.10.05	20.3	2.3.0	Ичинде Дизайн Example Quick Start Guide бөлүмгө төмөнкүдөй өзгөртүүлөр киргизилди: • In EMIF долбоорун түзүү, 6-кадамдагы сүрөттү жаңыртты. • In Синтездештирилүүчү EMIF дизайнын түзүү Example, 3-кадамдагы көрсөткүч жаңыртылды. • In EMIF дизайнын түзүү ExampSimulation үчүн, 3-кадамдагы көрсөткүч жаңыртылды. • In Аппараттык камсыздоону ишке ашырууга каршы симуляция, экинчи таблицадагы кичине катаны оңдогон. • In Дизайнды колдонуу ExampEMIF мүчүлүштүктөрдү оңдоо куралдары менен, 6-кадам өзгөртүлдү, 7 жана 8-кадамдар кошулду.
уланды…

Документтин версиясы	Intel Quartus Prime Version	IP Version	Өзгөрүүлөр
2020.04.13	20.1	2.1.0	• Ичинде Жөнүндө бөлүмүндө таблицаны өзгөрткөн Чыгаруу маалыматы тема. • Ичинде Дизайн Example Quick Start Guide бөлүм: — Өзгөртүлгөн 7-кадам жана ага байланыштуу сүрөт Синтездештирилүүчү EMIF дизайнын түзүү Example тема. - өзгөртүлгөн Дизайнды түзүү ExampМүчүлүштүктөрдү оңдоо опциясы менен тема. - өзгөртүлгөн Дизайнды колдонуу ExampEMIF мүчүлүштүктөрдү оңдоо куралдары менен тема.
2019.12.16	19.4	2.0.0	• Ичинде Дизайн Example Quick Start бөлүм: — 6-кадамдагы иллюстрация жаңыртылды EMIF долбоорун түзүү тема. — 4-кадамдагы иллюстрация жаңыртылды Синтездештирилүүчү EMIF дизайнын түзүү Example тема. — 4-кадамдагы иллюстрация жаңыртылды EMIF дизайнын түзүү ExampSimulation үчүн тема. — 5-кадам өзгөртүлгөн EMIF дизайнын түзүү ExampSimulation үчүн тема. - өзгөртүлгөн Жалпы пин эрежелери жана Кошуна банктар бөлүмдөрү Intel Agilex EMIF IP үчүн Pin жайгаштыруу тема.
2019.10.18	19.3		• Ичинде EMIF долбоорун түзүү тема, сүрөттү 6-пункт менен жаңыртты. • Ичинде EMIF IP түзүү жана конфигурациялоо тема, көрсөткүч 1-кадам менен жаңыртылды. • Таблицада Intel Agilex EMIF Параметр редакторунун көрсөтмөлөрү тема, сыпаттамасын өзгөрттү Башкармалык өтмөк. • Ичинде Синтездештирилүүчү EMIF дизайнын түзүү Example жана EMIF дизайнын түзүү ExampSimulation үчүн темалар, ар бир теманын 3-кадамындагы сүрөт жаңыртылды. • Ичинде EMIF дизайнын түзүү ExampSimulation үчүн темасы, жаңыртылды Түзүлгөн симуляция дизайны Example File Структура фигура жана фигурадан кийинки жазууну өзгөрттү. • Ичинде Синтездештирилүүчү EMIF дизайнын түзүү Example тема, бир нече интерфейстер үчүн кадам жана фигура кошулду.
2019.07.31	19.2	1.2.0	• Кошулган Тышкы эстутум интерфейстери жөнүндө Intel Agilex FPGA IP бөлүм жана релиз маалыматы. • Жаңыртылган күндөр жана версия номерлери. • Кичинекей жакшыртуу Синтез дизайны Example көрсөткүч Синтез дизайны Example тема.
2019.04.02	19.1		• Биринчи чыгарылыш.

Тышкы эстутум интерфейстери үчүн документти кайра карап чыгуу тарыхы Intel Agilex FPGA IP Дизайн Example User Guide

Документтер / Ресурстар

intel UG-20219 Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Эксample [pdf] Колдонуучунун колдонмосу UG-20219 Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Example, UG-20219, Тышкы эстутум интерфейстери Intel Agilex FPGA IP Дизайн Эксample, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Шилтемелер

• User Manual