UG-20219 ውጫዊ ማህደረ ትውስታ በይነገጾች Intel Agilex FPGA IP ንድፍ Example
ስለ ውጫዊ ማህደረ ትውስታ በይነገጽ Intel® Agilexâ„¢ FPGA IP
የመልቀቂያ መረጃ
የአይፒ ስሪቶች እስከ v19.1 ድረስ ከ Intel® Quartus® Prime Design Suite የሶፍትዌር ስሪቶች ጋር ተመሳሳይ ናቸው። ከIntel Quartus Prime Design Suite ሶፍትዌር ስሪት 19.2 ወይም ከዚያ በኋላ፣ የአይ ፒ ኮሮች አዲስ የአይ ፒ እትም እቅድ አላቸው። የአይፒ እትም እቅድ (XYZ) ቁጥር ከአንድ የሶፍትዌር ስሪት ወደ ሌላ ይቀየራል። ለውጥ በ፡
- X የአይፒን ዋና ክለሳ ያሳያል። የእርስዎን Intel Quartus Prime ሶፍትዌር ካዘመኑ፣ አይፒውን እንደገና ማመንጨት አለብዎት።
- Y አይፒው አዳዲስ ባህሪያትን እንደሚያካትት ያሳያል። እነዚህን አዲስ ባህሪያት ለማካተት የእርስዎን አይፒ ያድሱ።
- Z የሚያመለክተው አይፒው ጥቃቅን ለውጦችን ያካትታል። እነዚህን ለውጦች ለማካተት የእርስዎን አይፒ ያድሱ።
ንጥል መግለጫ የአይፒ ስሪት 2.4.2 Intel Quartus Prime 21.2 የተለቀቀበት ቀን 2021.06.21
ንድፍ Exampለውጫዊ ማህደረ ትውስታ በይነገጽ ፈጣን ጅምር መመሪያ Intel Agilex™ FPGA አይፒ
አውቶማቲክ ንድፍ ለምሳሌample ፍሰት ለIntel Agilex™ ውጫዊ ማህደረ ትውስታ በይነገሮች ይገኛል። አመንጪ Example Designs አዝራር በ Example Designs ትር ውህደቱን እና የማስመሰል ንድፍን እንዲገልጹ እና እንዲያመነጩ ያስችልዎታልample file የእርስዎን EMIF IP ለማረጋገጥ ሊጠቀሙባቸው የሚችሏቸው ስብስቦች። የቀድሞ ንድፍ ማመንጨት ይችላሉampከIntel FPGA ማጎልበቻ ኪት ጋር የሚዛመድ፣ ወይም ለሚፈጥሩት ማንኛውም EMIF IP። ዲዛይኑን መጠቀም ይችላሉ exampግምገማዎን ለማገዝ ወይም ለእራስዎ ስርዓት እንደ መነሻ።
አጠቃላይ ንድፍ Example የስራ ፍሰቶች
EMIF ፕሮጀክት መፍጠር
ለኢንቴል ኳርትስ ፕራይም ሶፍትዌር ስሪት 17.1 እና ከዚያ በኋላ፣ EMIF አይፒ እና ዲዛይን ከማፍለቅዎ በፊት የኢንቴል ኳርትስ ፕራይም ፕሮጄክት መፍጠር አለብዎት።ampለ.
- Intel Quartus Prime ሶፍትዌርን ያስጀምሩ እና ይምረጡ File ➤ አዲስ የፕሮጀክት አዋቂ። ቀጣይ የሚለውን ጠቅ ያድርጉ። ንድፍ Exampለውጫዊ ማህደረ ትውስታ በይነገጽ ፈጣን ጅምር መመሪያ Intel Agilex™ FPGA አይፒ
- ማውጫ ይግለጹ ( የ Intel Quartus Prime ፕሮጀክት ስም ( ) እና ከፍተኛ ደረጃ የንድፍ አካል ስም ( ) መፍጠር የሚፈልጉት. ቀጣይ የሚለውን ጠቅ ያድርጉ።
- ባዶ ፕሮጀክት መመረጡን ያረጋግጡ። ቀጣይ ሁለት ጊዜ ጠቅ ያድርጉ።
- በቤተሰብ ስር ኢንቴል አጊሊክስን ይምረጡ።
- በስም ማጣሪያ ስር የመሳሪያውን ክፍል ቁጥር ይተይቡ.
- በሚገኙ መሳሪያዎች ስር ተገቢውን መሳሪያ ይምረጡ።
- ጨርስን ጠቅ ያድርጉ።
EMIF አይፒን ማመንጨት እና ማዋቀር
የሚከተሉት እርምጃዎች EMIF አይፒን እንዴት ማመንጨት እና ማዋቀር እንደሚቻል ያሳያሉ። ይህ የእግር ጉዞ የ DDR4 በይነገጽ ይፈጥራል፣ ግን እርምጃዎቹ ከሌሎች ፕሮቶኮሎች ጋር ተመሳሳይ ናቸው። (እነዚህ እርምጃዎች የአይ ፒ ካታሎግ (ብቻ) ፍሰት ይከተላሉ፤ በምትኩ የፕላትፎርም ዲዛይነር (ሲስተም) ፍሰት ለመጠቀም ከመረጡ፣ ደረጃዎቹ ተመሳሳይ ናቸው።)
- በአይፒ ካታሎግ መስኮት ውስጥ, External Memory Interfaces Intel Agilex FPGA IP የሚለውን ይምረጡ. (የአይፒ ካታሎግ መስኮቱ የማይታይ ከሆነ ይምረጡ View ➤ IP ካታሎግ.)
- በአይፒ ፓራሜትር አርታኢ ውስጥ፣ ለEMIF IP የህጋዊ አካል ስም ያቅርቡ (እዚህ ያቀረቡት ስም file ለ IP) ስም እና ማውጫ ይጥቀሱ. ፍጠርን ጠቅ ያድርጉ።
- የመለኪያ አርታዒው የእርስዎን EMIF ትግበራ ለማንፀባረቅ ግቤቶችን ማዋቀር ያለብዎት ብዙ ትሮች አሉት።
Intel Agilex EMIF Parameter Editor Guidelines
ይህ ርዕስ በIntel Agilex EMIF IP parameter editor ውስጥ ያሉትን ትሮችን ለመለካት ከፍተኛ ደረጃ መመሪያ ይሰጣል።
ሠንጠረዥ 1. EMIF ፓራሜትር አርታዒ መመሪያዎች
| የፓራሜትር አርታዒ ትር | መመሪያዎች |
| አጠቃላይ | የሚከተሉት መለኪያዎች በትክክል መግባታቸውን ያረጋግጡ:
• የመሳሪያው የፍጥነት ደረጃ። • የማህደረ ትውስታ ሰዓት ድግግሞሽ። • የ PLL የማጣቀሻ ሰዓት ድግግሞሽ። |
| ማህደረ ትውስታ | • የማስታወሻ መሳሪያዎ ላይ ያሉትን መለኪያዎች ለማስገባት የመረጃ ወረቀቱን ይመልከቱ ማህደረ ትውስታ ትር.
• እንዲሁም ለ ALERT# ፒን የተወሰነ ቦታ ማስገባት አለቦት። (ለ DDR4 ማህደረ ትውስታ ፕሮቶኮል ብቻ ነው የሚመለከተው።) |
| ሜም አይ/ኦ | • ለመጀመሪያ የፕሮጀክት ምርመራዎች፣ ነባሪ ቅንብሮችን በ ላይ መጠቀም ይችላሉ።
ሜም አይ/ኦ ትር. • የላቀ የንድፍ ማረጋገጫ ለማግኘት፣ ጥሩ የማቋረጫ መቼቶችን ለማግኘት የቦርድ ማስመሰልን ማከናወን አለቦት። |
| FPGA I/O | • ለመጀመሪያ የፕሮጀክት ምርመራዎች፣ ነባሪ ቅንብሮችን በ ላይ መጠቀም ይችላሉ።
FPGA I/O ትር. • የላቀ የንድፍ ማረጋገጫ ለማግኘት፣ ተገቢውን የI/O ደረጃዎችን ለመምረጥ የቦርድ ማስመሰልን በተዛማጅ የIBIS ሞዴሎች ማከናወን አለቦት። |
| ሜም ጊዜ | • ለመጀመሪያ የፕሮጀክት ምርመራዎች፣ ነባሪ ቅንብሮችን በ ላይ መጠቀም ይችላሉ።
ሜም ጊዜ ትር. • የላቀ የንድፍ ማረጋገጫ ለማግኘት፣በማህደረ ትውስታ መሳሪያዎ የውሂብ ሉህ መሰረት መለኪያዎችን ማስገባት አለቦት። |
| ተቆጣጣሪ | ለማህደረ ትውስታ መቆጣጠሪያዎ በሚፈለገው ውቅር እና ባህሪ መሰረት የመቆጣጠሪያውን መለኪያዎች ያዘጋጁ። |
| ምርመራዎች | በ ላይ ያሉትን መለኪያዎች መጠቀም ይችላሉ ምርመራዎች የአንተን የማህደረ ትውስታ በይነገጽ ለመፈተሽ እና ለማረም የሚረዳ ትር። |
| Example ንድፎች | የ Example ንድፎች ትር ንድፍ ለመፍጠር ያስችልዎታል examples ለማዋሃድ እና ለማስመሰል. የተፈጠረው ንድፍ example የ EMIF IP እና የማህደረ ትውስታ በይነገጽን ለማረጋገጥ የዘፈቀደ ትራፊክ የሚያመነጭ ሾፌርን ያካተተ ሙሉ EMIF ስርዓት ነው። |
በግለሰብ መለኪያዎች ላይ ዝርዝር መረጃ ለማግኘት በውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP የተጠቃሚ መመሪያ ውስጥ ያለውን የማህደረ ትውስታ ፕሮቶኮል ተገቢውን ምዕራፍ ይመልከቱ።
ሊሰራ የሚችል EMIF ንድፍ በማመንጨት ላይample
ለIntel Agilex ልማት ኪት፣ አብዛኛዎቹን የIntel Agilex EMIF IP መቼቶችን በነባሪ እሴቶቻቸው መተው በቂ ነው። ሊሰራ የሚችል ንድፍ ለማመንጨት exampየሚከተሉትን ደረጃዎች ይከተሉ
- በኤክስample Designs ትር፣ የሲንቴሲስ ሳጥኑ መረጋገጡን ያረጋግጡ።
- ነጠላ በይነገጽ እየተገበሩ ከሆነ exampንድፍ ፣ EMIF አይፒን ያዋቅሩ እና ጠቅ ያድርጉ File➤ አሁን ያለውን መቼት በተጠቃሚው አይፒ ልዩነት ለማስቀመጥ ያስቀምጡ file ( .ip)።
- አንድ የቀድሞ እየተገበሩ ከሆነampከበርካታ በይነገጾች ጋር ዲዛይን ማድረግ፣ የአይፒዎችን ቁጥር ወደሚፈለገው የበይነገጾች ብዛት ይግለጹ። የ EMIF መታወቂያ ጠቅላላ ቁጥር ከተመረጡት የአይፒዎች ብዛት ጋር ተመሳሳይ ማየት ይችላሉ። እያንዳንዱን በይነገጽ ለማዋቀር እነዚህን ደረጃዎች ይከተሉ።
- የበይነገጹን ግንኙነት ከካሊብሬሽን አይፒ ጋር ለመለየት Cal-IP ን ይምረጡ።
- በዚህ መሠረት EMIF አይፒን በሁሉም የፓራሜትር አርታዒ ትር ውስጥ ያዋቅሩት።
- ወደ Exampየንድፍ ትር እና በሚፈለገው EMIF መታወቂያ ላይ Capture የሚለውን ይንኩ።
- ለሁሉም EMIF መታወቂያ ከሀ እስከ ሐ ይድገሙት።
- የተያዙትን መለኪያዎች ለማስወገድ አጽዳ የሚለውን ቁልፍ ጠቅ ማድረግ እና በ EMIF IP ላይ ለውጦችን ለማድረግ ደረጃ ከ a እስከ c መድገም ይችላሉ።
- ጠቅ ያድርጉ File➤ አሁን ያለውን መቼት በተጠቃሚው አይፒ ልዩነት ለማስቀመጥ ያስቀምጡ file ( .ip)።
- ነጠላ በይነገጽ እየተገበሩ ከሆነ exampንድፍ ፣ EMIF አይፒን ያዋቅሩ እና ጠቅ ያድርጉ File➤ አሁን ያለውን መቼት በተጠቃሚው አይፒ ልዩነት ለማስቀመጥ ያስቀምጡ file ( .ip)።
- ፍጠርን ጠቅ ያድርጉ Example በመስኮቱ በላይኛው ቀኝ ጥግ ላይ ዲዛይን ያድርጉ.
- ለ EMIF ንድፍ ማውጫ ማውጫ ይግለጹample እና እሺን ጠቅ ያድርጉ። የ EMIF ንድፍ ስኬታማ ትውልድample የሚከተሉትን ይፈጥራል fileበ qii ማውጫ ስር አዘጋጅ።
- ጠቅ ያድርጉ File ➤ከIP Parameter Editor Pro መስኮት ለመውጣት ውጣ። ስርዓቱ ይጠይቃል፣ የቅርብ ጊዜ ለውጦች አልተፈጠሩም። አሁን አመንጭ? በሚቀጥለው ፍሰት ለመቀጠል አይ ጠቅ ያድርጉ።
- የቀድሞውን ለመክፈትample ንድፍ, ጠቅ ያድርጉ File ➤ ፕሮጄክትን ይክፈቱ እና ወደ /ample_name>/qii/ed_synth.qpf እና ክፈት የሚለውን ጠቅ ያድርጉ።
ማስታወሻ፡- ስለ ዲዛይኑ ማጠናቀር እና ፕሮግራሚንግ መረጃ ለማግኘት example፣ ተመልከት
የኢንቴል አጊሌክስ EMIF ዲዛይን ማጠናቀር እና ፕሮግራም ማውጣት Exampለ.
ምስል 4. የተፈጠረ ሰው ሠራሽ ንድፍ Example File መዋቅር
ሁለት ወይም ከዚያ በላይ ውጫዊ ማህደረ ትውስታ በይነገጾች ያለው ሥርዓት ስለመገንባት መረጃ ለማግኘት፣ የንድፍ መፍጠር Exampከበርካታ EMIF በይነገጽ ጋር፣ በውጫዊ ማህደረ ትውስታ በይነገጽ ኢንቴል አጊሌክስ FPGA IP የተጠቃሚ መመሪያ። የበርካታ በይነገጾችን ማረም ላይ መረጃ ለማግኘት የEMIF Toolkitን በነባር ዲዛይን ማንቃትን በውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP የተጠቃሚ መመሪያ ውስጥ ይመልከቱ።
ማስታወሻ፡- የሲሙሌሽን ወይም የሲንቴሲስ አመልካች ሳጥኑን ካልመረጡ፣ የመድረሻ ማውጫው የፕላትፎርም ዲዛይነር ንድፍ ብቻ ይዟል። files፣ በ Intel Quartus Prime ሶፍትዌር በቀጥታ ያልተጠናቀረ ነገር ግን የምትችለው view ወይም በፕላትፎርም ዲዛይነር ውስጥ ያርትዑ። በዚህ ሁኔታ ውህደትን እና ማስመሰልን ለመፍጠር የሚከተሉትን ትዕዛዞች ማሄድ ይችላሉ። file ስብስቦች.
- ሊጣመር የሚችል ፕሮጀክት ለመፍጠር፣ በመድረሻ ማውጫው ውስጥ quartus_sh -t make_qii_design.tclscriptን ማስኬድ አለቦት።
- የማስመሰል ፕሮጀክት ለመፍጠር፣ በመድረሻ ማውጫው ውስጥ የ quartus_sh -t make_sim_design.tcl ስክሪፕት ማስኬድ አለቦት።
ማስታወሻ፡- ንድፍ ከፈጠሩ example እና ከዚያ በፓራሜትር አርታዒው ላይ ለውጦችን ያድርጉ, ንድፉን እንደገና ማደስ አለብዎት exampለውጦችዎ ሲተገበሩ ለማየት። አዲስ የተፈጠረው ንድፍ example ያለውን ንድፍ አይተካም example files.
የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation
ለIntel Agilex ልማት ኪት፣ አብዛኛዎቹን የIntel Agilex EMIF IP መቼቶችን በነባሪ እሴቶቻቸው መተው በቂ ነው። ንድፍ ለማመንጨት exampለማስመሰል የሚከተሉትን ደረጃዎች ይከተሉ
- በኤክስample Designs ትር፣ የማስመሰል ሳጥኑ መረጋገጡን ያረጋግጡ። እንዲሁም አስፈላጊውን የሲሙሌሽን HDL ቅርጸት ይምረጡ፣ ወይ Verilog ወይም VHDL።
- EMIF አይፒን ያዋቅሩ እና ጠቅ ያድርጉ File ➤ አሁን ያለውን መቼት በተጠቃሚው አይፒ ልዩነት ለማስቀመጥ ያስቀምጡ file ( .ip)።
- ፍጠርን ጠቅ ያድርጉ Example በመስኮቱ በላይኛው ቀኝ ጥግ ላይ ዲዛይን ያድርጉ.
- ለ EMIF ንድፍ ማውጫ ማውጫ ይግለጹample እና እሺን ጠቅ ያድርጉ። የ EMIF ንድፍ ስኬታማ ትውልድample ብዙ ይፈጥራል file ለተለያዩ የሚደገፉ ማስመሰያዎች ስብስቦች፣ በሲም/ed_sim ማውጫ ስር።
- ጠቅ ያድርጉ File ➤ከIP Parameter Editor Pro መስኮት ለመውጣት ውጣ። ስርዓቱ ይጠይቃል፣ የቅርብ ጊዜ ለውጦች አልተፈጠሩም። አሁን አመንጭ? በሚቀጥለው ፍሰት ለመቀጠል አይ ጠቅ ያድርጉ።
የመነጨ የማስመሰል ንድፍ Example File መዋቅር
ማስታወሻ፡- የውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP በአሁኑ ጊዜ VCSን፣ ModelSim/QuestaSim እና Xcelium ማስመሰያዎችን ብቻ ይደግፋል። ተጨማሪ የሲሙሌተር ድጋፍ ወደፊት በሚለቀቁት እትሞች ላይ ታቅዷል።
ማስታወሻ፡- የሲሙሌሽን ወይም የሲንቴሲስ አመልካች ሳጥኑን ካልመረጡ፣ የመድረሻ ማውጫው የፕላትፎርም ዲዛይነር ንድፍ ብቻ ይዟል። files፣ በ Intel Quartus Prime ሶፍትዌር በቀጥታ ያልተጠናቀረ ነገር ግን የምትችለው view ወይም በፕላትፎርም ዲዛይነር ውስጥ ያርትዑ። በዚህ ሁኔታ ውህደትን እና ማስመሰልን ለመፍጠር የሚከተሉትን ትዕዛዞች ማሄድ ይችላሉ። file ስብስቦች.
- ሊጣመር የሚችል ፕሮጀክት ለመፍጠር፣ በመድረሻ ማውጫው ውስጥ የ quartus_sh -t make_qii_design.tcl ስክሪፕት ማስኬድ አለቦት።
- የማስመሰል ፕሮጀክት ለመፍጠር፣ በመድረሻ ማውጫው ውስጥ የ quartus_sh -t make_sim_design.tcl ስክሪፕት ማስኬድ አለቦት።
ማስታወሻ፡- ንድፍ ከፈጠሩ example እና ከዚያ በፓራሜትር አርታዒው ላይ ለውጦችን ያድርጉ, ንድፉን እንደገና ማደስ አለብዎት exampለውጦችዎ ሲተገበሩ ለማየት። አዲስ የተፈጠረው ንድፍ example ያለውን ንድፍ አይተካም example files.
የማስመሰል እና የሃርድዌር ትግበራ
ለውጫዊ ማህደረ ትውስታ በይነገጽ ማስመሰል በአይፒ ማመንጨት ወቅት በዲያግኖስቲክስ ትር ላይ ካሊብሬሽን መዝለል ወይም ሙሉ መለኪያ መምረጥ ይችላሉ።
EMIF የማስመሰል ሞዴሎች
ይህ ሰንጠረዥ የመዝለል ማስተካከያ እና ሙሉ የመለኪያ ሞዴሎችን ባህሪያት ያወዳድራል.
ሠንጠረዥ 2. EMIF የማስመሰል ሞዴሎች፡ ልኬትን ከሙሉ ልኬት ጋር ይዝለሉ
| ልኬትን ዝለል | ሙሉ ልኬት |
| በተጠቃሚ ሎጂክ ላይ የሚያተኩር የሥርዓት ደረጃ ማስመሰል። | የማህደረ ትውስታ በይነገጽ ማስመሰል በመለኪያ ላይ ያተኮረ። |
| የመለኪያ ዝርዝሮች አልተያዙም። | ሁሉንም s ይይዛልtages of calibration. |
| ውሂብ የማከማቸት እና የማውጣት ችሎታ አለው። | ደረጃ ማውጣትን፣ በየቢት ዴስኬው፣ ወዘተ ያካትታል። |
| ትክክለኛ ቅልጥፍናን ይወክላል. | |
| የሰሌዳ skew ከግምት አይደለም. | |
RTL ማስመሰል ከሃርድዌር ትግበራ
ይህ ሰንጠረዥ በ EMIF ማስመሰል እና በሃርድዌር አተገባበር መካከል ያሉ ቁልፍ ልዩነቶችን ያሳያል።
ሠንጠረዥ 3. EMIF RTL ማስመሰል ከሃርድዌር አተገባበር ጋር
| RTL ማስመሰል | የሃርድዌር ትግበራ |
| Nios® ጅምር እና የመለኪያ ኮድ በትይዩ ይፈጸማል። | የኒዮስ ማስጀመሪያ እና የካሊብሬሽን ኮድ በቅደም ተከተል ይሰራሉ። |
| በይነገጾች በሲሙሌሽን ውስጥ የካል_ተከናውኗልን ምልክት በአንድ ጊዜ ያረጋግጣሉ። | የአካል ብቃት እንቅስቃሴዎች የመለኪያ ቅደም ተከተልን ይወስናሉ ፣ እና በይነገጾች በአንድ ጊዜ cal_doneን አያረጋግጡም። |
ለዲዛይን ትግበራዎ በትራፊክ ቅጦች ላይ በመመስረት የ RTL ማስመሰያዎችን ማሄድ አለብዎት። የ RTL ማስመሰል PCB መዘግየቶችን እንደማይቀርጽ ልብ ይበሉ ይህም በ RTL ማስመሰል እና በሃርድዌር አተገባበር መካከል መዘግየት ላይ ልዩነት ሊፈጥር ይችላል።
ከሞዴል ሲም ጋር የውጭ ማህደረ ትውስታ በይነገጽ አይፒን ማስመሰል
ይህ አሰራር የ EMIF ንድፍ ምሳሌን እንዴት ማስመሰል እንደሚቻል ያሳያልampለ.
- የ Mentor Graphics* ModelSim ሶፍትዌር ያስጀምሩ እና ይምረጡ File ➤ ማውጫ ቀይር። በተፈጠረው ንድፍ ውስጥ ወደ ሲም/ed_sim/መካሪ ማውጫ ይሂዱample አቃፊ.
- የትራንስክሪፕት መስኮቱ ከማያ ገጹ ግርጌ ላይ መታየቱን ያረጋግጡ። የትራንስክሪፕት መስኮቱ የማይታይ ከሆነ ጠቅ በማድረግ ያሳዩት። View ➤ ግልባጭ።
- በግልባጭ መስኮቱ ውስጥ ምንጭ msim_setup.tclን ያሂዱ።
- ምንጭ msim_setup.tcl አሂድ ከጨረሰ በኋላ ld_debugን በTranscript መስኮቱ ውስጥ ያሂዱ።
- ld_debug መሥራቱን ከጨረሰ በኋላ የነገሮች መስኮቱ መታየቱን ያረጋግጡ። የነገሮች መስኮት የማይታይ ከሆነ ጠቅ በማድረግ ያሳዩት። View ➤ እቃዎች.
- በነገሮች መስኮቱ ላይ በቀኝ ጠቅ በማድረግ እና ጨረር ዌቭን በመምረጥ ለማስመሰል የሚፈልጓቸውን ምልክቶች ይምረጡ።
- የማስመሰል ምልክቶችን መርጠው ከጨረሱ በኋላ Run-allን በTranscript መስኮት ውስጥ ያሂዱ። ማስመሰል እስኪያልቅ ድረስ ይሰራል.
- ማስመሰል የማይታይ ከሆነ ጠቅ ያድርጉ View ➤ ሞገድ.
የፒን አቀማመጥ ለ Intel Agilex EMIF IP
ይህ ርዕስ ለፒን አቀማመጥ መመሪያዎችን ይሰጣል.
አልቋልview
Intel Agilex FPGAs የሚከተለው መዋቅር አላቸው፡
- እያንዳንዱ መሳሪያ እስከ 8 አይ/ኦ ባንኮች ይይዛል።
- እያንዳንዱ የI/O ባንክ 2 ንዑስ-I/O ባንኮችን ይይዛል።
- እያንዳንዱ ንዑስ-አይ/ኦ ባንክ 4 መስመሮችን ይይዛል።
- እያንዳንዱ መስመር 12 አጠቃላይ ዓላማ I/O (GPIO) ፒን ይይዛል።
አጠቃላይ የፒን መመሪያዎች
የሚከተሉት አጠቃላይ የፒን መመሪያዎች ናቸው።
ማስታወሻ፡- ለበለጠ ዝርዝር የፒን መረጃ፣ የIntel Agilex FPGA EMIF IP Pin እና Resource Planning ክፍልን ለውጫዊ ማህደረ ትውስታ ፕሮቶኮልዎ በፕሮቶኮል-ተኮር ምዕራፍ ውስጥ በውጫዊ ማህደረ ትውስታ በይነገጽ ኢንቴል አጊሊክስ FPGA IP የተጠቃሚ መመሪያ ውስጥ ይመልከቱ።
- የአንድ ውጫዊ ማህደረ ትውስታ በይነገጽ ፒን በተመሳሳይ I/O ረድፍ ውስጥ መኖራቸዉን ያረጋግጡ።
- ብዙ ባንኮችን የሚሸፍኑ በይነገጾች የሚከተሉትን መስፈርቶች ማሟላት አለባቸው።
- ባንኮቹ እርስ በርስ መያያዝ አለባቸው. በአጎራባች ባንኮች ላይ መረጃ ለማግኘት፣ የ EMIF አርክቴክቸር፡ I/O ባንክ ርዕስ በውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP የተጠቃሚ መመሪያ ይመልከቱ።
- ሁሉም አድራሻ እና ትዕዛዝ እና ተያያዥ ፒኖች በአንድ ንዑስ ባንክ ውስጥ መኖር አለባቸው።
- አድራሻ እና ትዕዛዝ እና የውሂብ ፒን ንዑስ ባንክን በሚከተሉት ሁኔታዎች ማጋራት ይችላሉ፡
- አድራሻ እና ትዕዛዝ እና የውሂብ ፒን የ I/O መስመርን ማጋራት አይችሉም።
- በአድራሻ እና በትእዛዝ ባንክ ውስጥ ጥቅም ላይ ያልዋለ I/O መስመር ብቻ የውሂብ ፒን ሊይዝ ይችላል።
ሠንጠረዥ 4. አጠቃላይ የፒን እገዳዎች
| የሲግናል አይነት | ገደብ |
| የውሂብ Strobe | የዲኪው ቡድን አባል የሆኑ ሁሉም ምልክቶች በተመሳሳይ I/O መስመር ውስጥ መኖር አለባቸው። |
| ውሂብ | ተዛማጅ DQ ፒኖች በተመሳሳይ I/O መስመር ውስጥ መኖር አለባቸው። ባለሁለት አቅጣጫዊ የውሂብ መስመሮችን ለማይደግፉ ፕሮቶኮሎች፣ የንባብ ምልክቶችን ከመጻፍ ምልክቶች ተለይተው መመደብ አለባቸው። |
| አድራሻ እና ትዕዛዝ | አድራሻ እና የትዕዛዝ ፒን በ I/O ንዑስ ባንክ ውስጥ ቀድሞ በተገለጹ ቦታዎች ውስጥ መቀመጥ አለባቸው። |
ማስታወሻ፡- ለበለጠ ዝርዝር የፒን መረጃ፣ የIntel Agilex FPGA EMIF IP Pin እና Resource Planning ክፍልን ለውጫዊ ማህደረ ትውስታ ፕሮቶኮልዎ በፕሮቶኮል-ተኮር ምዕራፍ ውስጥ በውጫዊ ማህደረ ትውስታ በይነገጽ ኢንቴል አጊሊክስ FPGA IP የተጠቃሚ መመሪያ ውስጥ ይመልከቱ።
- የአንድ ውጫዊ ማህደረ ትውስታ በይነገጽ ፒን በተመሳሳይ I/O ረድፍ ውስጥ መኖራቸዉን ያረጋግጡ።
- ብዙ ባንኮችን የሚሸፍኑ በይነገጾች የሚከተሉትን መስፈርቶች ማሟላት አለባቸው።
- ባንኮቹ እርስ በርስ መያያዝ አለባቸው. በአጎራባች ባንኮች ላይ መረጃ ለማግኘት፣ የ EMIF አርክቴክቸር፡ I/O ባንክ ርዕስ በውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP የተጠቃሚ መመሪያ ይመልከቱ።
- ሁሉም አድራሻ እና ትዕዛዝ እና ተያያዥ ፒኖች በአንድ ንዑስ ባንክ ውስጥ መኖር አለባቸው።
- አድራሻ እና ትዕዛዝ እና የውሂብ ፒን ንዑስ ባንክን በሚከተሉት ሁኔታዎች ማጋራት ይችላሉ፡
- አድራሻ እና ትዕዛዝ እና የውሂብ ፒን የ I/O መስመርን ማጋራት አይችሉም።
- በአድራሻ እና በትእዛዝ ባንክ ውስጥ ጥቅም ላይ ያልዋለ I/O መስመር ብቻ የውሂብ ፒን ሊይዝ ይችላል።
ንድፍ በማመንጨት ላይ Exampከ TG ውቅር አማራጭ ጋር
የተፈጠረው EMIF ንድፍ ምሳሌample የትራፊክ ጀነሬተር ብሎክ (ቲጂ) ያካትታል። በነባሪ, ንድፍ example ቀላል የTG ብሎክ ይጠቀማል (altera_tg_avl) ይህም በጠንካራ ኮድ የተደረገ የትራፊክ ጥለትን እንደገና ለማስጀመር ብቻ ነው። አስፈላጊ ከሆነ በምትኩ ሊዋቀር የሚችል የትራፊክ ጀነሬተር (TG2) ለማንቃት መምረጥ ትችላለህ። ሊዋቀር በሚችል የትራፊክ ጀነሬተር (TG2) (altera_tg_avl_2) ውስጥ የትራፊክ ስልቱን በቅጽበት በቁጥጥር መመዝገቢያ ማዋቀር ይችላሉ-ይህም ማለት የትራፊክ ንድፉን ለመቀየር ወይም ለማስጀመር ንድፉን እንደገና ማጠናቀር አያስፈልግዎትም ማለት ነው። ይህ የትራፊክ ጀነሬተር በ EMIF መቆጣጠሪያ በይነገጽ ላይ በሚላከው የትራፊክ አይነት ላይ ጥሩ ቁጥጥር ይሰጣል። በተጨማሪም፣ ዝርዝር የውድቀት መረጃ የያዙ የሁኔታ መዝገቦችን ያቀርባል።
የትራፊክ ጀነሬተርን በንድፍ ውስጥ ማንቃት Example
በ EMIF ፓራሜትር አርታዒ ውስጥ ከዲያግኖስቲክስ ትር ውስጥ ሊዋቀር የሚችል የትራፊክ ጀነሬተርን ማንቃት ይችላሉ። ሊዋቀር የሚችል የትራፊክ ጀነሬተርን ለማንቃት በዲያግኖስቲክስ ትር ላይ ሊዋቀር የሚችል አቫሎን ትራፊክ ጀነሬተር 2.0 ን ይጠቀሙ።
ምስል 6.
- ነባሪውን የትራፊክ ጥለት s ለማሰናከል መምረጥ ትችላለህtagሠ ወይም በተጠቃሚው የተዋቀረ ትራፊክ stagሠ፣ ግን ቢያንስ አንድ s ሊኖርዎት ይገባል።tagሠ ነቅቷል። በእነዚህ s ላይ መረጃ ለማግኘትtages፣ ነባሪ የትራፊክ ጥለት እና በተጠቃሚ የተዋቀረ የትራፊክ ጥለትን በውጫዊ ማህደረ ትውስታ በይነገጽ ኢንቴል አጊሌክስ FPGA IP የተጠቃሚ መመሪያ ይመልከቱ።
- የTG2 የሙከራ ጊዜ ግቤት በነባሪ የትራፊክ ጥለት ላይ ብቻ ነው የሚመለከተው። የአጭር፣ መካከለኛ ወይም ማለቂያ የሌለው የሙከራ ጊዜ መምረጥ ይችላሉ።
- ለTG2 Configuration Interface Mode መለኪያ ከሁለት እሴቶች አንዱን መምረጥ ትችላለህ፡-
- JTAG: በስርዓት ኮንሶል ውስጥ GUI መጠቀምን ይፈቅዳል። ለበለጠ መረጃ፣ በውጫዊ ማህደረ ትውስታ በይነገጽ ውስጥ ያለውን የትራፊክ ጀነሬተር ውቅረት በይነገጽን ይመልከቱ Intel Agilex FPGA IP የተጠቃሚ መመሪያ።
- ወደ ውጪ ላክ የትራፊክ ስርዓተ ጥለቱን ለመቆጣጠር ብጁ RTL አመክንዮ መጠቀምን ይፈቅዳል።
የዲዛይን ExampከEMIF ማረም መሣሪያ ስብስብ ጋር
የEMIF Debug Toolkitን ከማስጀመርዎ በፊት መሳሪያዎን በፕሮግራም ማዋቀርዎን ያረጋግጡ file የ EMIF ማረም Toolkit የነቃ ነው። የEMIF ማረም መሣሪያ ስብስብን ለማስጀመር የሚከተሉትን ደረጃዎች ይከተሉ።
- በIntel Quartus Prime ሶፍትዌር ውስጥ Tools ➤ የስርዓት ማረም መሳሪያዎች ➤ የስርዓት ኮንሶል በመምረጥ የስርዓት ኮንሶሉን ይክፈቱ።
- [ፕሮጀክትዎ ቀድሞውኑ በIntel Quartus Prime ሶፍትዌር ውስጥ ክፍት ከሆነ ይህንን ደረጃ ይዝለሉት።] በሲስተሙ ኮንሶል ውስጥ የSRAM ነገርን ይጫኑ። file (.sof) ቦርዱን ፕሮግራም ያደረጉበት (የ EMIF ማረም መሣሪያ ኪት ለመጠቀም ቅድመ ሁኔታዎች ላይ እንደተገለጸው፣ በውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP የተጠቃሚ መመሪያ ውስጥ)።
- ለማረም ምሳሌዎችን ይምረጡ።
- ንድፍ በማመንጨት ላይ እንደተገለጸው ለEMIF ማስተካከያ ማረም EMIF የካሊብሬሽን ማረም መሣሪያን ይምረጡample ከካሊብሬሽን ማረም አማራጭ ጋር። በአማራጭ፣ በዲዛይን ማመንጨት ላይ እንደተገለጸው ለትራፊክ ጄነሬተር ማረም EMIF TG ውቅር መሣሪያን ይምረጡ።ampከ TG ውቅር አማራጭ ጋር።
- ዋናውን ለመክፈት ክፈት Toolkit የሚለውን ጠቅ ያድርጉ view የEMIF ማረም መሣሪያ ስብስብ።
- በፕሮግራሙ ዲዛይን ውስጥ ብዙ የ EMIF ምሳሌዎች ካሉ ፣ አምዱን ይምረጡ (ወደ ጄTAG ማስተር) እና የ EMIF ምሳሌ የማህደረ ትውስታ በይነገጽ መታወቂያ መሳሪያውን ለማንቃት።
- የመሳሪያ ኪቱ የበይነገጽ መለኪያዎችን እና የመለኪያ ሁኔታን እንዲያነብ ለመፍቀድ በይነገጽ አግብር የሚለውን ጠቅ ያድርጉ።
- አንድ በይነገጽን በአንድ ጊዜ ማረም አለብዎት; ስለዚህ በንድፍ ውስጥ ካለው ሌላ በይነገጽ ጋር ለመገናኘት መጀመሪያ የአሁኑን በይነገጽ ማቦዘን አለብዎት።
የሚከተሉት exampከ EMIF የካሊብሬሽን ማረም መሣሪያ ስብስብ እና ከEMIF TG ማዋቀር መሣሪያ፡ እንደቅደም ተከተላቸው ዘገባዎች።
ማስታወሻ፡- የመለኪያ ማረምን በተመለከተ ዝርዝሮችን ለማግኘት በውጫዊ ማህደረ ትውስታ በይነገጽ ኢንቴል አጊሌክስ FPGA IP የተጠቃሚ መመሪያ ውስጥ በውጫዊ ማህደረ ትውስታ በይነገጽ ማረም Toolkit ማረም ይመልከቱ።
ማስታወሻ፡- የትራፊክ ጀነሬተር ማረምን በተመለከተ ዝርዝር መረጃ ለማግኘት፣ በውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP የተጠቃሚ መመሪያ ውስጥ የትራፊክ ጀነሬተር ውቅር የተጠቃሚ በይነገጽን ይመልከቱ።
ንድፍ Example ለውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP መግለጫ
የእርስዎን EMIF IP ን ሲወስኑ እና ሲያመነጩ ስርዓቱ የማስመሰል እና የማዋሃድ ማውጫዎችን እንደሚፈጥር መግለጽ ይችላሉ። file ያዘጋጃል እና ያመነጫል file በራስ-ሰር ያዘጋጃል. በ Example ንድፍ Fileበ Example Designs tab, ስርዓቱ የተሟላ ማስመሰል ይፈጥራል file ስብስብ ወይም የተሟላ ውህደት file በምርጫዎ መሠረት ያዘጋጁ ።
የሲንቴሲስ ንድፍ Example
የውህደት ንድፍ ለምሳሌample ከታች በስዕሉ ላይ የሚታዩትን ዋና ዋና ብሎኮች ይዟል.
- የትራፊክ ጀነሬተር፣ እሱም ሊሰራ የሚችል Avalon®-MM exampየውሸት የዘፈቀደ የንባብ ንድፍ ተግባራዊ የሚያደርግ እና ለተወሰኑ የአድራሻዎች ቁጥር የሚጽፍ ሾፌር። የትራፊክ ጀነሬተር እንዲሁ ከማህደረ ትውስታ ውስጥ የተነበበው መረጃ ከጽሑፍ መረጃ ጋር የሚዛመድ መሆኑን ለማረጋገጥ ይከታተላል እና አለበለዚያ ውድቀትን ያረጋግጣል።
- የማህደረ ትውስታ በይነገጽ ለምሳሌ፡-
- በአቫሎን-ኤምኤም በይነገጽ እና በ AFI በይነገጽ መካከል የሚሄድ የማህደረ ትውስታ መቆጣጠሪያ።
- የማንበብ እና የመጻፍ ስራዎችን ለማከናወን በማህደረ ትውስታ መቆጣጠሪያ እና በውጫዊ ማህደረ ትውስታ መሳሪያዎች መካከል እንደ መገናኛ ሆኖ የሚያገለግለው PHY.
ምስል 7. የሲንቴሲስ ንድፍ Example
ማስታወሻ፡- አንድ ወይም ከዚያ በላይ የPLL መጋሪያ ሁነታ፣ DLL መጋሪያ ሁነታ ወይም የ OCT ማጋሪያ ሁነታ መለኪያዎች ከማጋራት ውጭ ወደ ሌላ ማንኛውም እሴት ከተዋቀሩ፣ የውህደቱ ንድፍ የቀድሞample ሁለት የትራፊክ ጀነሬተር/የማህደረ ትውስታ በይነገጽ ሁኔታዎችን ይይዛል። ሁለቱ የትራፊክ ጀነሬተር/የማስታወሻ በይነገጽ ምሳሌዎች የሚዛመዱት በጋራ ፒኤልኤል/ዲኤልኤል/ኦሲቲ ግንኙነቶች ብቻ በመለኪያ ቅንጅቶች በተገለጸው መሰረት ነው። የትራፊክ ጀነሬተር/የማህደረ ትውስታ በይነገጽ ምሳሌዎች በእራስዎ ንድፎች ውስጥ እንዴት እንደዚህ አይነት ግንኙነቶችን መፍጠር እንደሚችሉ ያሳያሉ።
የማስመሰል ንድፍ Example
የማስመሰል ንድፍ ለምሳሌample በሚከተለው ምስል ላይ የሚታዩትን ዋና ዋና ብሎኮች ይዟል.
- የማዋሃድ ንድፍ ምሳሌampለ. ባለፈው ክፍል ላይ እንደተገለጸው, የሲንሲስ ንድፍ example የትራፊክ ጀነሬተር፣ የመለኪያ አካል እና የማህደረ ትውስታ በይነገጽ ምሳሌን ይዟል። እነዚህ ብሎኮች ለፈጣን ማስመሰል ተስማሚ በሆነ ጊዜ ወደ አብስትራክት የማስመሰል ሞዴሎች ነባሪ ናቸው።
- የማህደረ ትውስታ ሞዴል፣ ከማህደረ ትውስታ ፕሮቶኮል ዝርዝሮች ጋር የሚጣጣም እንደ አጠቃላይ ሞዴል ሆኖ የሚያገለግል። በተደጋጋሚ፣ የማህደረ ትውስታ አቅራቢዎች ከነሱ ማውረድ ለሚችሉት የማስታወሻ ክፍሎቻቸው የማስመሰል ሞዴሎችን ያቀርባሉ webጣቢያዎች.
- አጠቃላይ ማለፊያ ወይም አለመሳካት ሁኔታን ለመጠቆም የሁኔታ ምልክቶችን ከውጫዊ ማህደረ ትውስታ በይነገጽ አይፒ እና የትራፊክ ጀነሬተር የሚከታተል የሁኔታ አረጋጋጭ።
ምስል 10. የማስመሰል ንድፍ Example
Example Designs በይነገጽ ትር
የመለኪያ አርታዒው Exampየእርስዎን ንድፍ ለመለካት እና ለማመንጨት የሚፈቅድ le Designs tabampሌስ.
ውጫዊ ማህደረ ትውስታ በይነገጾች Intel Agilex FPGA IP ንድፍ Example የተጠቃሚ መመሪያ መዛግብት
የአይፒ ስሪቶች እስከ v19.1 ድረስ ከ Intel Quartus Prime Design Suite ሶፍትዌር ስሪቶች ጋር አንድ አይነት ናቸው። ከIntel Quartus Prime Design Suite ሶፍትዌር ስሪት 19.2 ወይም ከዚያ በኋላ፣ አይፒዎች አዲስ የአይ ፒ እትም እቅድ አላቸው። የአይፒ ኮር ስሪት ካልተዘረዘረ፣ ለቀዳሚው የአይፒ ኮር ስሪት የተጠቃሚ መመሪያ ተግባራዊ ይሆናል።
የሰነድ ማሻሻያ ታሪክ ለውጫዊ ማህደረ ትውስታ በይነገጾች Intel Agilex FPGA IP ንድፍ Example የተጠቃሚ መመሪያ
| የሰነድ ሥሪት | ኢንቴል ኳርትስ ዋና ስሪት | የአይፒ ስሪት | ለውጦች |
| 2021.06.21 | 21.2 | 2.4.2 | በውስጡ ንድፍ Exampፈጣን ጅምር ምዕራፍ፡-
• ማስታወሻ ታክሏል። የኢንቴል አጊሌክስ EMIF ዲዛይን ማጠናቀር እና ፕሮግራም ማውጣት Example ርዕስ. • የርዕሱን አሻሽሏል። ንድፍ በማመንጨት ላይ Example ከካሊብሬሽን ማረም አማራጭ ጋር ርዕስ. • ታክሏል። ንድፍ በማመንጨት ላይ Exampከ TG ውቅር አማራጭ ጋር እና የትራፊክ ጀነሬተርን በንድፍ ውስጥ ማንቃት Example ርዕሶች. • ደረጃ 2፣ 3 እና 4 የተሻሻለ፣ ብዙ አሃዞችን አዘምኗል፣ እና ማስታወሻ ጨምሯል፣ በ የዲዛይን ExampከEMIF ማረም መሣሪያ ስብስብ ጋር ርዕስ. |
| 2021.03.29 | 21.1 | 2.4.0 | በውስጡ ንድፍ Exampፈጣን ጅምር ምዕራፍ፡-
• ማስታወሻ ታክሏል። ሊሰራ የሚችል EMIF ንድፍ በማመንጨት ላይample እና የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation ርዕሶች. • ተዘምኗል File በ ውስጥ የመዋቅር ንድፍ የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation ርዕስ. |
| 2020.12.14 | 20.4 | 2.3.0 | በውስጡ ንድፍ Exampፈጣን ጅምር ምዕራፍ፣ የሚከተሉትን ለውጦች አድርጓል፡-
• ተዘምኗል ሊሰራ የሚችል EMIF ንድፍ በማመንጨት ላይample ባለብዙ-EMIF ንድፎችን ለማካተት ርዕስ. • ለደረጃ 3 ምስሉን አዘምኗል፣ በ ውስጥ የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation ርዕስ. |
| 2020.10.05 | 20.3 | 2.3.0 | በውስጡ ንድፍ Exampፈጣን ጅምር መመሪያ ምዕራፍ፣ የሚከተሉትን ለውጦች አድርጓል፡-
• ውስጥ EMIF ፕሮጀክት መፍጠር, በደረጃ 6 ላይ ምስሉን ዘምኗል። • ውስጥ ሊሰራ የሚችል EMIF ንድፍ በማመንጨት ላይample፣ በደረጃ 3 ላይ ያለውን ምስል አዘምኗል። • ውስጥ የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation፣ በደረጃ 3 ላይ ያለውን ምስል አዘምኗል። • ውስጥ የማስመሰል እና የሃርድዌር ትግበራ, በሁለተኛው ሠንጠረዥ ውስጥ አነስተኛ የፊደል አጻጻፍ አስተካክሏል. • ውስጥ የዲዛይን ExampከEMIF ማረም መሣሪያ ስብስብ ጋርደረጃ 6 የተሻሻለ፣ ደረጃ 7 እና 8 ተጨምሯል። |
| ቀጠለ… | |||
| የሰነድ ሥሪት | ኢንቴል ኳርትስ ዋና ስሪት | የአይፒ ስሪት | ለውጦች |
| 2020.04.13 | 20.1 | 2.1.0 | • በውስጡ ስለ ምዕራፍ, በ ውስጥ ያለውን ሰንጠረዥ አሻሽሏል
የመልቀቂያ መረጃ ርዕስ. • በውስጡ ንድፍ Exampፈጣን ጅምር መመሪያ ምዕራፍ፡- - የተሻሻለው ደረጃ 7 እና ተዛማጅ ምስል, በ ሊሰራ የሚችል EMIF ንድፍ በማመንጨት ላይample ርዕስ. - ተሻሽሏል ንድፍ በማመንጨት ላይ Exampከማረሚያ አማራጭ ጋር ርዕስ. - ተሻሽሏል የዲዛይን ExampከEMIF ማረም መሣሪያ ስብስብ ጋር ርዕስ. |
| 2019.12.16 | 19.4 | 2.0.0 | • በውስጡ ንድፍ Exampፈጣን ጅምር ምዕራፍ፡-
- በደረጃ 6 ላይ ያለውን ምሳሌ ተዘምኗል EMIF ፕሮጀክት መፍጠር ርዕስ. - በደረጃ 4 ላይ ያለውን ምሳሌ ተዘምኗል ሊሰራ የሚችል EMIF ንድፍ በማመንጨት ላይample ርዕስ. - በደረጃ 4 ላይ ያለውን ምሳሌ ተዘምኗል የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation ርዕስ. - የተሻሻለው ደረጃ 5 በ የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation ርዕስ. - ተሻሽሏል አጠቃላይ የፒን መመሪያዎች እና አጎራባች ባንኮች የ የፒን አቀማመጥ ለ Intel Agilex EMIF IP ርዕስ. |
| 2019.10.18 | 19.3 | • በውስጡ EMIF ፕሮጀክት መፍጠር ርዕስ፣ ምስሉን በነጥብ 6 ዘምኗል።
• በውስጡ EMIF አይፒን ማመንጨት እና ማዋቀር ርዕስ፣ ምስሉን በደረጃ 1 አዘምኗል። • በሰንጠረዡ ውስጥ በ Intel Agilex EMIF Parameter Editor Guidelines ርዕስ, ለ መግለጫ ቀይረዋል ሰሌዳ ትር. • በውስጡ ሊሰራ የሚችል EMIF ንድፍ በማመንጨት ላይample እና የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation ርዕሶች፣ በእያንዳንዱ ርዕስ ደረጃ 3 ላይ ያለውን ምስል አዘምኗል። • በውስጡ የ EMIF ንድፍ በማመንጨት ላይ Example ለ Simulation ርዕስ ፣ ዘምኗል የመነጨ የማስመሰል ንድፍ Example File መዋቅር ከሥዕሉ ቀጥሎ ያለውን ማስታወሻ አሻሽለው አስተካክለው። • በውስጡ ሊሰራ የሚችል EMIF ንድፍ በማመንጨት ላይample ርዕስ፣ ደረጃ እና ምስል ለብዙ በይነገጽ ታክሏል። |
|
| 2019.07.31 | 19.2 | 1.2.0 | • ታክሏል። ስለ ውጫዊ ማህደረ ትውስታ በይነገጽ Intel Agilex FPGA IP ምዕራፍ እና የመልቀቂያ መረጃ.
• የተዘመኑ ቀናት እና የስሪት ቁጥሮች። • አነስተኛ ማሻሻያ ለ የሲንቴሲስ ንድፍ Example ውስጥ አኃዝ የሲንቴሲስ ንድፍ Example ርዕስ. |
| 2019.04.02 | 19.1 | • የመጀመሪያ መለቀቅ። |
የሰነድ ማሻሻያ ታሪክ ለውጫዊ ማህደረ ትውስታ በይነገጾች Intel Agilex FPGA IP ንድፍ Example የተጠቃሚ መመሪያ
ሰነዶች / መርጃዎች
 |
intel UG-20219 ውጫዊ ማህደረ ትውስታ በይነገጾች Intel Agilex FPGA IP ንድፍ Example [pdf] የተጠቃሚ መመሪያ UG-20219 ውጫዊ ማህደረ ትውስታ በይነገጾች Intel Agilex FPGA IP ንድፍ Example, UG-20219, ውጫዊ ማህደረ ትውስታ በይነገጾች Intel Agilex FPGA IP ንድፍ Example, በይነገጽ ኢንቴል አጊሊክስ FPGA IP ንድፍ ዘፀample, Agilex FPGA IP ንድፍ Example |
