UG-20219 Интерфейси за външна памет Intel Agilex FPGA IP Design Example

Относно интерфейсите на външната памет Intel® Agilex™ FPGA IP

Информация за изданието

IP версиите са същите като софтуерните версии на Intel® Quartus® Prime Design Suite до v19.1. От версия на софтуера Intel Quartus Prime Design Suite 19.2 или по-нова, IP ядрата имат нова схема за IP версии. Номерът на схемата за версия на IP (XYZ) се променя от една версия на софтуера към друга. Промяна в:

• X показва основна ревизия на IP. Ако актуализирате своя софтуер Intel Quartus Prime, трябва да генерирате повторно IP.
• Y показва, че IP включва нови функции. Регенерирайте вашия IP, за да включите тези нови функции.
• Z показва, че IP включва незначителни промени. Регенерирайте своя IP адрес, за да включите тези промени.
  

  Артикул	Описание
  IP версия	2.4.2
  Intel Quartus Prime	21.2
  Дата на издаване	2021.06.21

Дизайн Прample Ръководство за бърз старт за интерфейси за външна памет Intel Agilex™ FPGA IP

Автоматизиран дизайн напрample flow е наличен за интерфейси на външна памет Intel Agilex™. Генерирането на Example Дизайн бутон на Example Разделът Designs ви позволява да посочите и генерирате дизайна за синтез и симулация, напрample file набори, които можете да използвате за валидиране на вашия EMIF IP. Можете да генерирате дизайн прampфайл, който съответства на комплекта за разработка на Intel FPGA, или за всеки EMIF IP, който генерирате. Можете да използвате дизайна example за подпомагане на вашата оценка или като отправна точка за вашата собствена система.

Общ дизайн Example Работни потоци

Създаване на EMIF проект

За версия на софтуера Intel Quartus Prime 17.1 и по-нова, трябва да създадете проект на Intel Quartus Prime, преди да генерирате EMIF IP и да проектирате exampле.

1. Стартирайте софтуера Intel Quartus Prime и изберете File ➤ Съветник за нов проект. Щракнете Напред. Дизайн Прample Ръководство за бърз старт за интерфейси за външна памет Intel Agilex™ FPGA IP
2. Посочете директория ( ), име за проекта Intel Quartus Prime ( ) и име на обект за проектиране от най-високо ниво ( ), които искате да създадете. Щракнете Напред.
3. Проверете дали е избран Празен проект. Щракнете Напред два пъти.
4. Под Family изберете Intel Agilex.
5. Под Филтър за име въведете номера на частта на устройството.
6. Под Налични устройства изберете подходящото устройство.
7. Щракнете върху Готово.

Генериране и конфигуриране на EMIF IP

Следващите стъпки илюстрират как да генерирате и конфигурирате EMIF IP. Това ръководство създава DDR4 интерфейс, но стъпките са подобни за други протоколи. (Тези стъпки следват потока на IP каталог (самостоятелен); ако вместо това изберете да използвате потока на Platform Designer (система), стъпките са подобни.)

1. В прозореца IP каталог изберете External Memory Interfaces Intel Agilex FPGA IP. (Ако прозорецът на IP каталога не се вижда, изберете View ➤ IP каталог.)
2. В редактора на IP параметри предоставете име на обект за EMIF IP (името, което предоставяте тук, става file име за IP) и задайте директория. Щракнете върху Създаване.
3. Редакторът на параметри има множество раздели, където трябва да конфигурирате параметри, за да отразяват вашето внедряване на EMIF.

Указания за редактор на параметри на Intel Agilex EMIF
Тази тема предоставя насоки на високо ниво за параметризиране на разделите в редактора на IP параметри на Intel Agilex EMIF.

Таблица 1. Указания за редактор на EMIF параметри

Раздел Редактор на параметри	Насоки
генерал	Уверете се, че следните параметри са въведени правилно: • Степента на скоростта на устройството. • Тактовата честота на паметта. • PLL референтната тактова честота.
памет	• Вижте информационния лист за вашето устройство с памет, за да въведете параметрите на памет раздел. • Трябва също така да въведете конкретно местоположение за щифта ALERT#. (Отнася се само за DDR4 протокол за памет.)
Mem I/O	• За първоначални проучвания на проекта можете да използвате настройките по подразбиране на Mem I/O раздел. • За разширено валидиране на дизайна трябва да извършите симулация на платка, за да извлечете оптимални настройки за терминиране.
FPGA I/O	• За първоначални проучвания на проекта можете да използвате настройките по подразбиране на FPGA I/O раздел. • За усъвършенствано валидиране на дизайна трябва да извършите симулация на платка със свързани IBIS модели, за да изберете подходящи I/O стандарти.
Mem Timing	• За първоначални проучвания на проекта можете да използвате настройките по подразбиране на Mem Timing раздел. • За усъвършенствано валидиране на дизайна трябва да въведете параметри в съответствие с информационния лист на устройството с памет.
Контролер	Задайте параметрите на контролера според желаната конфигурация и поведение на вашия контролер на паметта.
Диагностика	Можете да използвате параметрите на Диагностика за помощ при тестване и отстраняване на грешки в интерфейса на вашата памет.
Example Designs	The Example Designs раздела ви позволява да генерирате дизайн напрampфайлове за синтез и за симулация. Генерираният дизайн напрample е пълна EMIF система, състояща се от EMIF IP и драйвер, който генерира произволен трафик за валидиране на интерфейса на паметта.

За подробна информация относно отделните параметри вижте съответната глава за вашия протокол за памет в Интерфейси за външна памет Intel Agilex FPGA IP потребителско ръководство.

Генериране на синтезируем EMIF дизайн Прample

За комплекта за разработка на Intel Agilex е достатъчно да оставите повечето от настройките на Intel Agilex EMIF IP на техните стойности по подразбиране. За генериране на синтезируем дизайн напрample, изпълнете следните стъпки:

1. На ексample Дизайни, уверете се, че полето Синтез е отметнато.
   • Ако внедрявате единичен интерфейс напрample design, конфигурирайте EMIF IP и щракнете File➤ Запазване, за да запазите текущата настройка във варианта на IP на потребителя file ( .ip).
     • Ако прилагате ексampдизайн с множество интерфейси, задайте брой IP адреси до желания брой интерфейси. Можете да видите общия брой EMIF ID, същият като избрания брой IP адреси. Следвайте тези стъпки, за да конфигурирате всеки интерфейс:
   •  Изберете Cal-IP, за да укажете връзката на интерфейса към IP за калибриране.
   • Конфигурирайте съответно EMIF IP във всички раздели за редактор на параметри.
   • Връщане към Прampраздела Design и щракнете върху Capture върху желания EMIF ID.
   • Повторете стъпки от a до c за всички EMIF ID.
   • Можете да щракнете върху бутона Изчисти, за да премахнете заснетите параметри и да повторите стъпки от a до c, за да направите промени в EMIF IP.
   • Кликнете File➤ Запазване, за да запазите текущата настройка във варианта на IP на потребителя file ( .ip).
2. Щракнете върху Generate Example Дизайн в горния десен ъгъл на прозореца.
3. Посочете директория за дизайна на EMIF напрample и щракнете върху OK. Успешно генериране на EMIF дизайн прample създава следното fileзададен в директория qii.
4. Кликнете File ➤ Изход, за да излезете от прозореца на IP Parameter Editor Pro. Системата подканва, Не са генерирани последните промени. Да се ​​генерира ли сега? Щракнете върху Не, за да продължите със следващия поток.
5. За да отворите ексample design, кликнете File ➤ Отворете проекта и отидете до /ample_name>/qii/ed_synth.qpf и щракнете върху Отвори.
   Забележка: За информация относно компилирането и програмирането на дизайна прample, препращам към
   Компилиране и програмиране на Intel Agilex EMIF Design Exampле.

Фигура 4. Генериран синтезируем дизайн Прample File Структура

За информация относно изграждането на система с два или повече външни интерфейса на паметта вижте Създаване на дизайн Exampс множество EMIF интерфейси, в Интерфейси за външна памет Intel Agilex FPGA IP Ръководство за потребителя. За информация относно отстраняването на грешки на множество интерфейси вижте Активиране на EMIF Toolkit в съществуващ дизайн, в Интерфейси на външна памет Intel Agilex FPGA IP потребителско ръководство.

Забележка: Ако не поставите отметка в квадратчето Simulation или Synthesis, целевата директория съдържа само дизайн на Platform Designer files, които не могат да се компилират директно от софтуера Intel Quartus Prime, но които можете view или редактирайте в дизайнера на платформата. В тази ситуация можете да изпълните следните команди за генериране на синтез и симулация file комплекти.

• За да създадете компилируем проект, трябва да изпълните quartus_sh -t make_qii_design.tclscript в целевата директория.
• За да създадете симулационен проект, трябва да изпълните скрипта quartus_sh -t make_sim_design.tcl в целевата директория.

Забележка: Ако сте генерирали дизайн прample и след това да направите промени в него в редактора на параметри, трябва да генерирате отново дизайна example, за да видите вашите промени приложени. Новогенерираният дизайн напрample не презаписва съществуващия дизайн напрample files.

Генериране на EMIF Design Example за симулация

За комплекта за разработка на Intel Agilex е достатъчно да оставите повечето от настройките на Intel Agilex EMIF IP на техните стойности по подразбиране. За генериране на дизайна напрampфайл за симулация, изпълнете следните стъпки:

1. На ексample Дизайни, уверете се, че полето Симулация е отметнато. Също така изберете необходимия HDL формат за симулация, Verilog или VHDL.
2. Конфигурирайте EMIF IP и щракнете File ➤ Запазване, за да запазите текущата настройка във варианта на IP на потребителя file ( .ip).
3. Щракнете върху Generate Example Дизайн в горния десен ъгъл на прозореца.
4. Посочете директория за дизайна на EMIF напрample и щракнете върху OK. Успешно генериране на EMIF дизайн прample създава множество file комплекти за различни поддържани симулатори в директория sim/ed_sim.
5. Кликнете File ➤ Изход, за да излезете от прозореца на IP Parameter Editor Pro. Системата подканва, Не са генерирани последните промени. Да се ​​генерира ли сега? Щракнете върху Не, за да продължите със следващия поток.

Генериран дизайн на симулация Прample File Структура

Забележка: Интерфейсите на външната памет Intel Agilex FPGA IP в момента поддържат само симулатори VCS, ModelSim/QuestaSim и Xcelium. Допълнителна поддръжка на симулатор е планирана в бъдещи версии.

Забележка: Ако не поставите отметка в квадратчето Simulation или Synthesis, целевата директория съдържа само дизайн на Platform Designer files, които не могат да се компилират директно от софтуера Intel Quartus Prime, но които можете view или редактирайте в дизайнера на платформата. В тази ситуация можете да изпълните следните команди за генериране на синтез и симулация file комплекти.

• За да създадете компилируем проект, трябва да изпълните скрипта quartus_sh -t make_qii_design.tcl в целевата директория.
• За да създадете симулационен проект, трябва да изпълните скрипта quartus_sh -t make_sim_design.tcl в целевата директория.

Забележка: Ако сте генерирали дизайн прample и след това да направите промени в него в редактора на параметри, трябва да генерирате отново дизайна example, за да видите вашите промени приложени. Новогенерираният дизайн напрample не презаписва съществуващия дизайн напрample files.

Симулация срещу хардуерно внедряване
За симулация на интерфейс на външна памет можете да изберете или пропускане на калибриране, или пълно калибриране в раздела Диагностика по време на генериране на IP.

EMIF симулационни модели
Тази таблица сравнява характеристиките на моделите с прескачащо калибриране и пълно калибриране.

Таблица 2. EMIF симулационни модели: Пропускане на калибриране срещу пълно калибриране

Пропускане на калибриране	Пълно калибриране
Симулация на системно ниво, фокусирана върху потребителската логика.	Симулация на интерфейс на паметта, фокусирана върху калибрирането.
Подробностите за калибрирането не се записват.	Улавя всички stages на калибриране.
Има възможност за съхраняване и извличане на данни.	Включва нивелиране, изкривяване по бит и др.
Представлява точна ефективност.
Не отчита изкривяването на дъската.

RTL симулация срещу хардуерно внедряване
Тази таблица подчертава основните разлики между EMIF симулацията и хардуерното внедряване.

Таблица 3. EMIF RTL симулация спрямо хардуерно внедряване

RTL симулация	Хардуерна реализация
Кодът за инициализация и калибриране на Nios® се изпълняват паралелно.	Кодът за инициализация и калибриране на Nios се изпълняват последователно.
Интерфейсите подава сигнал cal_done едновременно в симулация.	Операциите на монтьора определят реда на калибриране и интерфейсите не потвърждават cal_done едновременно.

Трябва да стартирате RTL симулации въз основа на модели на трафик за приложението на вашия дизайн. Обърнете внимание, че RTL симулацията не моделира закъсненията в следите на PCB, което може да причини несъответствие в латентността между RTL симулацията и хардуерното внедряване.

 Симулиране на IP интерфейс на външна памет с ModelSim
Тази процедура показва как да се симулира дизайнът на EMIF напрampле.

1. Стартирайте софтуера Mentor Graphics* ModelSim и изберете File ➤ Промяна на директорията. Придвижете се до директорията sim/ed_sim/mentor в рамките на генерирания дизайн напрample папка.
2. Проверете дали прозорецът за препис се показва в долната част на екрана. Ако прозорецът за препис не се вижда, покажете го, като щракнете View ➤ Препис.
3. В прозореца на преписа изпълнете източника msim_setup.tcl.
4. След като изходният файл msim_setup.tcl приключи, стартирайте ld_debug в прозореца на преписа.
5. След като ld_debug приключи, проверете дали прозорецът Обекти е показан. Ако прозорецът Обекти не се вижда, покажете го, като щракнете View ➤ Обекти.
6. В прозореца Обекти изберете сигналите, които искате да симулирате, като щракнете с десния бутон и изберете Добавяне на вълна.
7. След като приключите с избирането на сигналите за симулация, изпълнете run -all в прозореца за препис. Симулацията работи, докато не приключи.
8. Ако симулацията не се вижда, щракнете View ➤ Вълна.

Разположение на щифта за Intel Agilex EMIF IP
Тази тема предоставя насоки за поставяне на щифтове.

крайview
Intel Agilex FPGA има следната структура:

• Всяко устройство съдържа до 8 I/O банки.
• Всяка I/O банка съдържа 2 под-I/O банки.
• Всяка под-I/O банка съдържа 4 ленти.
• Всяка лента съдържа 12 I/O пина с общо предназначение (GPIO).

Общи насоки за ПИН
Следват общи насоки за щифтове.

Забележка: За по-подробна информация за пиновете вижте раздела Intel Agilex FPGA EMIF IP Pin и планиране на ресурси в специфичната за протокола глава за вашия протокол за външна памет в Ръководството на потребителя за интерфейси на външна памет Intel Agilex FPGA IP.

• Уверете се, че щифтовете за даден външен интерфейс на паметта се намират в един и същ I/O ред.
• Интерфейсите, които обхващат няколко банки, трябва да отговарят на следните изисквания:
  •  Банките трябва да са съседни една на друга. За информация относно съседни банки вижте темата EMIF Architecture: I/O Bank в Интерфейси за външна памет Intel Agilex FPGA IP Ръководство за потребителя.
•  Всички адреси и команди и свързаните пинове трябва да се намират в една подбанка.
• Пинове за адреси и команди и данни могат да споделят подбанка при следните условия:
  • Пинове за адреси и команди и данни не могат да споделят I/O лента.
  • Само неизползвана I/O лента в адресната и командната банка може да съдържа пинове за данни.

Таблица 4. Общи ограничения на ПИН

Тип сигнал	Ограничение
Data Strobe	Всички сигнали, принадлежащи към DQ група, трябва да се намират в една и съща I/O лента.
данни	Свързаните DQ пинове трябва да се намират в една и съща I/O лента. За протоколи, които не поддържат двупосочни линии за данни, сигналите за четене трябва да се групират отделно от сигналите за запис.
Адрес и команда	Адресните и командните щифтове трябва да се намират на предварително определени места в I/O подбанка.

Забележка: За по-подробна информация за пиновете вижте раздела Intel Agilex FPGA EMIF IP Pin и планиране на ресурси в специфичната за протокола глава за вашия протокол за външна памет в Ръководството на потребителя за интерфейси на външна памет Intel Agilex FPGA IP.

• Уверете се, че щифтовете за даден външен интерфейс на паметта се намират в един и същ I/O ред.
• Интерфейсите, които обхващат няколко банки, трябва да отговарят на следните изисквания:
  • Банките трябва да са съседни една на друга. За информация относно съседни банки вижте темата EMIF Architecture: I/O Bank в Интерфейси за външна памет Intel Agilex FPGA IP Ръководство за потребителя.
• Всички адреси и команди и свързаните пинове трябва да се намират в една подбанка.
• Пинове за адреси и команди и данни могат да споделят подбанка при следните условия:
  • Пинове за адреси и команди и данни не могат да споделят I/O лента.
  • Само неизползвана I/O лента в адресната и командната банка може да съдържа пинове за данни.

Генериране на дизайн Example с опцията за конфигуриране на TG

Генерираният EMIF дизайн напрample включва блок за генериране на трафик (TG). По подразбиране дизайнът example използва прост TG блок (altera_tg_avl), който може да бъде нулиран само с цел повторно стартиране на твърдо кодиран модел на трафик. Ако е необходимо, можете да изберете вместо това да активирате конфигурируем генератор на трафик (TG2). В конфигурируемия генератор на трафик (TG2) (altera_tg_avl_2) можете да конфигурирате модела на трафик в реално време чрез контролни регистри - което означава, че не е необходимо да компилирате отново дизайна, за да промените или рестартирате модела на трафика. Този генератор на трафик осигурява фин контрол върху типа трафик, който изпраща на контролния интерфейс EMIF. Освен това той предоставя регистри за състоянието, които съдържат подробна информация за неизправности.

Активиране на генератора на трафик в дизайн Прample

Можете да активирате конфигурируемия генератор на трафик от раздела Диагностика в редактора на EMIF параметри. За да активирате конфигурируемия генератор на трафик, включете Използване на конфигурируем генератор на трафик Avalon 2.0 в раздела Диагностика.

Фигура 6.

• Можете да изберете да деактивирате шаблоните за трафик по подразбиранеtage или конфигурирания от потребителя трафик stage, но трябва да имате поне един stage активиран. За информация относно тези stages, вижте Шаблон за трафик по подразбиране и Шаблон за трафик, конфигуриран от потребителя в Ръководството на потребителя за интерфейси на външна памет Intel Agilex FPGA IP.
• Параметърът за продължителност на теста TG2 се прилага само към модела на трафик по подразбиране. Можете да изберете кратка, средна или безкрайна продължителност на теста.
• можете да изберете една от двете стойности за параметъра TG2 Configuration Interface Mode:
  • JTAG: Позволява използването на GUI в системната конзола. За повече информация вижте Интерфейс за конфигуриране на генератор на трафик в Ръководството на потребителя за интерфейси на външна памет Intel Agilex FPGA IP.
  • Експортиране: Позволява използването на персонализирана RTL логика за контрол на модела на трафика.

Използване на Design Exampс EMIF Debug Toolkit

Преди да стартирате EMIF Debug Toolkit, уверете се, че сте конфигурирали вашето устройство с програмиране file който има активиран EMIF Debug Toolkit. За да стартирате EMIF Debug Toolkit, изпълнете следните стъпки:

1. В софтуера Intel Quartus Prime отворете системната конзола, като изберете Инструменти ➤ Инструменти за отстраняване на грешки в системата ➤ Системна конзола.
2. [Пропуснете тази стъпка, ако вашият проект вече е отворен в софтуера Intel Quartus Prime.] В системната конзола заредете обекта SRAM file (.sof), с който сте програмирали платката (както е описано в Предпоставки за използване на EMIF Debug Toolkit, в Ръководството на потребителя за интерфейси на външна памет Intel Agilex FPGA IP).
3. Изберете екземпляри за отстраняване на грешки.
4. Изберете EMIF Calibration Debug Toolkit за отстраняване на грешки при EMIF калибриране, както е описано в Генериране на дизайн Exampфайл с опцията за отстраняване на грешки при калибриране. Като алтернатива изберете EMIF TG Configuration Toolkit за отстраняване на грешки в генератора на трафик, както е описано в Генериране на дизайн Example с опцията за конфигуриране на TG.
5. Щракнете върху Open Toolkit, за да отворите основния view на EMIF Debug Toolkit.
6. Ако има множество екземпляри на EMIF в програмирания дизайн, изберете колоната (път към JTAG master) и ID на интерфейса на паметта на екземпляра EMIF, за който да активирате инструментариума.
7. Щракнете върху Активиране на интерфейс, за да позволите на инструментариума да прочете параметрите на интерфейса и състоянието на калибриране.
8. Трябва да отстранявате грешки един по един интерфейс; следователно, за да се свържете с друг интерфейс в дизайна, първо трябва да деактивирате текущия интерфейс.

Следните са прampфайлове с отчети от EMIF Calibration Debug Toolkit и EMIF TG Configuration Toolkit:, съответно.

Забележка: За подробности относно отстраняването на грешки при калибриране вижте Отстраняване на грешки с инструментариума за отстраняване на грешки на интерфейса на външната памет в Ръководството на потребителя за интерфейси на външна памет Intel Agilex FPGA IP.

Забележка: За подробности относно отстраняването на грешки в генератора на трафик вижте потребителския интерфейс за конфигурация на генератора на трафик в ръководството за потребителя на Intel Agilex FPGA IP за интерфейси на външна памет.

Дизайн Прample Описание за интерфейси за външна памет Intel Agilex FPGA IP

Когато параметризирате и генерирате своя EMIF IP, можете да укажете системата да създава директории за симулация и синтез file комплекти и генерирайте file задава автоматично. Ако изберете Simulation или Synthesis под Example Дизайн Files на Example Дизайни, системата създава пълна симулация file набор или пълен синтез file набор, в съответствие с вашия избор.

Синтезен дизайн Прample
Дизайнът на синтеза напрample съдържа основните блокове, показани на фигурата по-долу.

• Генератор на трафик, който е синтезируем Avalon®-MM example драйвер, който прилага псевдослучаен модел на четене и запис на параметризиран брой адреси. Генераторът на трафик също така следи данните, прочетени от паметта, за да се увери, че съвпадат с записаните данни и потвърждава грешка в противен случай.
• Екземпляр на интерфейса на паметта, който включва:
  • Контролер на паметта, който модерира между интерфейса Avalon-MM и интерфейса AFI.
  • PHY, който служи като интерфейс между контролера на паметта и устройствата с външна памет за извършване на операции за четене и запис.

Фигура 7. Проектиране на синтез Прample

Забележка: Ако един или повече от параметрите на режима на споделяне на PLL, режима на споделяне на DLL или OCT режима на споделяне са зададени на всяка стойност, различна от Без споделяне, дизайнът на синтеза напр.ample ще съдържа два екземпляра на интерфейс генератор/памет. Двата екземпляра на интерфейс генератор/памет са свързани само чрез споделени PLL/DLL/OCT връзки, както е определено от настройките на параметрите. Екземплярите на генератор на трафик/интерфейс на паметта демонстрират как можете да направите такива връзки във вашите собствени проекти.

Симулационен дизайн Прample
Симулационният дизайн напрample съдържа основните блокове, показани на следващата фигура.

• Един екземпляр на дизайна на синтеза напрampле. Както е описано в предишния раздел, дизайнът на синтеза напрampсъдържа генератор на трафик, компонент за калибриране и екземпляр на интерфейса на паметта. Тези блокове по подразбиране са абстрактни симулационни модели, където е подходящо за бърза симулация.
• Модел на паметта, който действа като общ модел, който се придържа към спецификациите на протокола за памет. Често доставчиците на памет предоставят симулационни модели за техните специфични компоненти на паметта, които можете да изтеглите от тях webсайтове.
• Проверка на състоянието, която следи сигналите за състояние от IP интерфейса на външната памет и генератора на трафик, за да сигнализира за цялостно преминаване или неуспех.

Фигура 10. Симулационен дизайн Прample

Example Designs Interface Tab
Редакторът на параметри включва Example Дизайни раздел, който ви позволява да параметризирате и генерирате своя дизайн напрampлес.

Интерфейси за външна памет Intel Agilex FPGA IP Design Example Архиви на ръководството за потребителя

IP версиите са същите като версиите на софтуера Intel Quartus Prime Design Suite до v19.1. От версия на софтуера Intel Quartus Prime Design Suite 19.2 или по-нова, IP адресите имат нова схема за IP версии. Ако версия на IP ядро ​​не е посочена, се прилага ръководството за потребителя за предишната версия на IP ядро.

Версия IP Core	Ръководство за потребителя
2.4.0	Интерфейси за външна памет Intel Agilex FPGA IP Design Example Архиви на ръководството за потребителя
2.3.0	Интерфейси за външна памет Intel Agilex FPGA IP Design Example Архиви на ръководството за потребителя
2.3.0	Интерфейси за външна памет Intel Agilex FPGA IP Design Example Архиви на ръководството за потребителя
2.1.0	Интерфейси за външна памет Intel Agilex FPGA IP Design Example Архиви на ръководството за потребителя
19.3	Интерфейси за външна памет Intel Agilex FPGA IP Design Example Архиви на ръководството за потребителя

История на ревизиите на документа за интерфейси на външна памет Intel Agilex FPGA IP Design Example Ръководство за потребителя

Версия на документа	Intel Quartus Prime версия	IP версия	Промени
2021.06.21	21.2	2.4.2	В Дизайн Прample Бърз старт глава: • Добавена е бележка към Компилиране и програмиране на Intel Agilex EMIF Design Example тема. • Променено заглавието на Генериране на дизайн Exampфайл с опцията за отстраняване на грешки при калибриране тема. • Добавено е Генериране на дизайн Example с опцията за конфигуриране на TG и Активиране на генератора на трафик в дизайн Прample теми. • Променени стъпки 2, 3 и 4, актуализирани няколко фигури и добавена бележка в Използване на Design Exampс EMIF Debug Toolkit тема.
2021.03.29	21.1	2.4.0	В Дизайн Прample Бърз старт глава: • Добавена е бележка към Генериране на синтезируем EMIF дизайн Прample и Генериране на EMIF Design Example за симулация теми. • Актуализиран File Структурна схема в Генериране на EMIF Design Example за симулация тема.
2020.12.14	20.4	2.3.0	В Дизайн Прample Бърз старт глава направи следните промени: • Актуализиран Генериране на синтезируем EMIF дизайн Прample тема за включване на мулти-EMIF дизайни. • Актуализира фигурата за стъпка 3, в Генериране на EMIF Design Example за симулация тема.
2020.10.05	20.3	2.3.0	В Дизайн Прample Ръководство за бърз старт глава направи следните промени: • В Създаване на EMIF проект, актуализира изображението в стъпка 6. • В Генериране на синтезируем EMIF дизайн Прample, актуализира фигурата в стъпка 3. • В Генериране на EMIF Design Example за симулация, актуализира фигурата в стъпка 3. • В Симулация срещу хардуерно внедряване, коригира малка правописна грешка във втората таблица. • В Използване на Design Exampс EMIF Debug Toolkit, модифицирана стъпка 6, добавени стъпки 7 и 8.
продължи…

Версия на документа	Intel Quartus Prime версия	IP версия	Промени
2020.04.13	20.1	2.1.0	• В За глава, модифицира таблицата в Информация за изданието тема. • В Дизайн Прample Ръководство за бърз старт глава: — Променена стъпка 7 и свързаното изображение в Генериране на синтезируем EMIF дизайн Прample тема. — Променен на Генериране на дизайна Прampфайл с опцията за отстраняване на грешки тема. — Променен на Използване на Design Exampс EMIF Debug Toolkit тема.
2019.12.16	19.4	2.0.0	• В Дизайн Прample Бърз старт глава: — Актуализирана е илюстрацията в стъпка 6 от Създаване на EMIF проект тема. — Актуализирана е илюстрацията в стъпка 4 от Генериране на синтезируем EMIF дизайн Прample тема. — Актуализирана е илюстрацията в стъпка 4 от Генериране на EMIF Design Example за симулация тема. — Променена стъпка 5 в Генериране на EMIF Design Example за симулация тема. — Променен на Общи насоки за ПИН и Съседни банки раздели на Разположение на щифта за Intel Agilex EMIF IP тема.
2019.10.18	19.3		• В Създаване на EMIF проект тема, актуализира изображението с точка 6. • В Генериране и конфигуриране на EMIF IP тема, актуализира фигурата със стъпка 1. • В таблицата в Указания за редактор на параметри на Intel Agilex EMIF тема, промених описанието на дъска раздел. • В Генериране на синтезируем EMIF дизайн Прample и Генериране на EMIF Design Example за симулация теми, актуализира изображението в стъпка 3 на всяка тема. • В Генериране на EMIF Design Example за симулация тема, актуализирана Генериран дизайн на симулация Прample File Структура фигура и промени бележката след фигурата. • В Генериране на синтезируем EMIF дизайн Прample тема, добави стъпка и фигура за множество интерфейси.
2019.07.31	19.2	1.2.0	• Добавено Относно интерфейсите на външната памет Intel Agilex FPGA IP глава и информация за изданието. • Актуализирани дати и номера на версиите. • Малко подобрение на Синтезен дизайн Прample фигура в Синтезен дизайн Прample тема.
2019.04.02	19.1		• Първоначално издание.

История на ревизиите на документа за интерфейси на външна памет Intel Agilex FPGA IP Design Example Ръководство за потребителя

Документи / Ресурси

intel UG-20219 Интерфейси за външна памет Intel Agilex FPGA IP Design Example [pdf] Ръководство за потребителя UG-20219 Интерфейси за външна памет Intel Agilex FPGA IP Design Example, UG-20219, интерфейси за външна памет Intel Agilex FPGA IP Design Example, интерфейси Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Референции

• Ръководство за потребителя