UG-20219 Ytri minnistengi Intel Agilex FPGA IP hönnun Example

Um ytri minnistengi Intel® Agilex™ FPGA IP

Upplýsingar um útgáfu

IP útgáfur eru þær sömu og Intel® Quartus® Prime Design Suite hugbúnaðarútgáfur upp að v19.1. Frá Intel Quartus Prime Design Suite hugbúnaðarútgáfu 19.2 eða nýrri, hafa IP kjarna nýtt IP útgáfukerfi. IP útgáfukerfi (XYZ) númerið breytist úr einni hugbúnaðarútgáfu í aðra. Breyting á:

• X gefur til kynna meiriháttar endurskoðun á IP. Ef þú uppfærir Intel Quartus Prime hugbúnaðinn þinn verður þú að endurskapa IP.
• Y gefur til kynna að IP-talan inniheldur nýja eiginleika. Endurskapaðu IP-töluna þína til að innihalda þessa nýju eiginleika.
• Z gefur til kynna að IP-talan inniheldur smávægilegar breytingar. Endurskapaðu IP-töluna þína til að innihalda þessar breytingar.
  

  Atriði	Lýsing
  IP útgáfa	2.4.2
  Intel Quartus Prime	21.2
  Útgáfudagur	2021.06.21

Hönnun Example Quick Start Guide fyrir ytri minnistengi Intel Agilex™ FPGA IP

Sjálfvirk hönnun tdample flow er fáanlegt fyrir Intel Agilex™ ytri minnisviðmót. The Generate Example Designs hnappinn á ExampLe Designs flipinn gerir þér kleift að tilgreina og búa til myndun og uppgerð hönnunar tdample file sett sem þú getur notað til að staðfesta EMIF IP þinn. Þú getur búið til hönnun tdample sem passar við Intel FPGA þróunarbúnaðinn, eða fyrir hvaða EMIF IP sem þú býrð til. Þú getur notað hönnunina tdample til að aðstoða við mat þitt, eða sem upphafspunkt fyrir þitt eigið kerfi.

Almenn hönnun Example Workflows

Að búa til EMIF verkefni

Fyrir Intel Quartus Prime hugbúnaðarútgáfu 17.1 og nýrri, verður þú að búa til Intel Quartus Prime verkefni áður en þú býrð til EMIF IP og hönnun ex.ample.

1. Ræstu Intel Quartus Prime hugbúnaðinn og veldu File ➤ Ný verkefnishjálp. Smelltu á Next. Hönnun Example Quick Start Guide fyrir ytri minnistengi Intel Agilex™ FPGA IP
2. Tilgreindu möppu ( ), nafn á Intel Quartus Prime verkefnið ( ), og heiti hönnunareiningar á efsta stigi ( ) sem þú vilt búa til. Smelltu á Next.
3. Staðfestu að Empty Project sé valið. Smelltu á Next tvisvar.
4. Undir Family, veldu Intel Agilex.
5. Undir Nafnasíu skaltu slá inn hlutanúmer tækisins.
6. Undir Tiltæk tæki velurðu viðeigandi tæki.
7. Smelltu á Ljúka.

Búa til og stilla EMIF IP

Eftirfarandi skref sýna hvernig á að búa til og stilla EMIF IP. Þessi leið skapar DDR4 viðmót, en skrefin eru svipuð fyrir aðrar samskiptareglur. (Þessi skref fylgja IP Catalog (sjálfstætt) flæðinu; ef þú velur að nota Platform Designer (kerfis) flæðið í staðinn eru skrefin svipuð.)

1. Í IP Catalog glugganum, veldu External Memory Interfaces Intel Agilex FPGA IP. (Ef IP Catalog glugginn er ekki sýnilegur skaltu velja View ➤ IP vörulisti.)
2. Í IP Parameter Editor, gefðu upp einingarheiti fyrir EMIF IP (nafnið sem þú gefur upp hér verður file nafn fyrir IP) og tilgreindu möppu. Smelltu á Búa til.
3. Færu ritstjórinn hefur marga flipa þar sem þú verður að stilla færibreytur til að endurspegla EMIF útfærslu þína.

Leiðbeiningar um ritstjóra Intel Agilex EMIF færibreytu
Þetta efni veitir leiðbeiningar á háu stigi til að stilla flipa í Intel Agilex EMIF IP færibreyturitlinum.

Tafla 1. Leiðbeiningar um EMIF breytur ritstjóra

Fliparitritill	Leiðbeiningar
Almennt	Gakktu úr skugga um að eftirfarandi færibreytur séu rétt inn: • Hraðastig tækisins. • Tíðni minnisklukkunnar. • PLL viðmiðunarklukkutíðni.
Minni	• Skoðaðu gagnablaðið fyrir minnistækið þitt til að slá inn færibreytur á Minni flipa. • Þú ættir líka að slá inn ákveðna staðsetningu fyrir ALERT# pinna. (Á aðeins við um DDR4 minnissamskiptareglur.)
Mem I/O	• Fyrir fyrstu verkefnisrannsóknir geturðu notað sjálfgefnar stillingar á Mem I/O flipa. • Fyrir háþróaða hönnunarstaðfestingu ættir þú að framkvæma borðhermun til að fá bestu lúkningarstillingar.
FPGA I/O	• Fyrir fyrstu verkefnisrannsóknir geturðu notað sjálfgefnar stillingar á FPGA I/O flipa. • Fyrir háþróaða hönnunarfullgildingu ættir þú að framkvæma borðhermun með tilheyrandi IBIS gerðum til að velja viðeigandi I/O staðla.
Mem Tímasetning	• Fyrir fyrstu verkefnisrannsóknir geturðu notað sjálfgefnar stillingar á Mem Tímasetning flipa. • Fyrir háþróaða hönnunarprófun ættirðu að slá inn færibreytur í samræmi við gagnablað minnistækisins.
Stjórnandi	Stilltu færibreytur stjórnandans í samræmi við viðeigandi stillingar og hegðun fyrir minnisstýringuna þína.
Greining	Þú getur notað breytur á Greining flipa til að aðstoða við að prófa og kemba minnisviðmótið þitt.
Example Designs	The Example Designs flipi gerir þér kleift að búa til hönnun tdamples fyrir myndun og til uppgerð. Mynduð hönnun tdample er fullkomið EMIF kerfi sem samanstendur af EMIF IP og ökumanni sem býr til handahófskennda umferð til að staðfesta minnisviðmótið.

Nánari upplýsingar um einstakar færibreytur er að finna í viðeigandi kafla fyrir minnissamskiptareglur þínar í Ytri minnistengi Intel Agilex FPGA IP notendahandbók.

Að búa til tilbúna EMIF hönnun Example

Fyrir Intel Agilex þróunarbúnaðinn nægir að hafa flestar Intel Agilex EMIF IP stillingar á sjálfgefnum gildum. Til að búa til samþætta hönnun tdample, fylgdu þessum skrefum:

1. Á fyrrvampá Hönnunarflipanum skaltu ganga úr skugga um að hakað sé við reitinn Synthesis.
   • Ef þú ert að innleiða eitt viðmót tdampí hönnun, stilltu EMIF IP og smelltu File➤ Vista til að vista núverandi stillingu í IP-afbrigði notanda file ( .ip).
     • Ef þú ert að innleiða fyrrverandiampLe hönnun með mörgum viðmótum, tilgreinið Fjöldi IP-tölva í viðkomandi fjölda viðmóta. Þú getur séð heildarfjölda EMIF auðkennis sama og valinn fjöldi IP-talna. Fylgdu þessum skrefum til að stilla hvert viðmót:
   •  Veldu Cal-IP til að tilgreina tengingu viðmótsins við kvörðunar IP.
   • Stilltu EMIF IP í samræmi við það á öllum Parameter Editor flipanum.
   • Fara aftur í Example Design flipann og smelltu á Capture á viðkomandi EMIF ID.
   • Endurtaktu skref a til c fyrir öll EMIF auðkenni.
   • Þú getur smellt á Hreinsa hnappinn til að fjarlægja teknar færibreytur og endurtaka skref a til c til að gera breytingar á EMIF IP.
   • Smelltu File➤ Vista til að vista núverandi stillingu í IP-afbrigði notanda file ( .ip).
2. Smelltu á Búa til tdample Design í efra hægra horni gluggans.
3. Tilgreindu möppu fyrir EMIF hönnunina tdample og smelltu á OK. Vel heppnuð kynslóð EMIF hönnunarinnar tdample býr til eftirfarandi filesett undir qii möppu.
4. Smelltu File ➤ Hætta til að hætta í IP Parameter Editor Pro glugganum. Kerfið hvetur, Nýlegar breytingar hafa ekki verið búnar til. Búa til núna? Smelltu á Nei til að halda áfram með næsta flæði.
5. Til að opna fyrrverandiample hönnun, smelltu File ➤ Opnaðu Project og farðu að /ample_name>/qii/ed_synth.qpf og smelltu á Opna.
   Athugið: Fyrir upplýsingar um samantekt og forritun hönnunarinnar tdample, vísa til
   Að setja saman og forrita Intel Agilex EMIF Design Example.

Mynd 4. Mynduð tilbúin hönnun Example File Uppbygging

Til að fá upplýsingar um að smíða kerfi með tveimur eða fleiri ytri minnisviðmótum, sjáðu að búa til hönnunardæmiample með mörgum EMIF tengi, í ytri minnistengi Intel Agilex FPGA IP notendahandbók. Fyrir upplýsingar um villuleit á mörgum viðmótum, vísa til Virkja EMIF verkfærasettið í núverandi hönnun, í ytri minnistengi Intel Agilex FPGA IP notendahandbók.

Athugið: Ef þú velur ekki Simulation eða Synthesis gátreitinn inniheldur áfangaskráin aðeins Platform Designer hönnun files, sem eru ekki hægt að setja saman af Intel Quartus Prime hugbúnaðinum beint, en sem þú getur view eða breyttu í Platform Designer. Í þessum aðstæðum geturðu keyrt eftirfarandi skipanir til að búa til myndun og uppgerð file setur.

• Til að búa til samhæft verkefni verður þú að keyra quartus_sh -t make_qii_design.tclscript í áfangaskránni.
• Til að búa til hermiverkefni verður þú að keyra quartus_sh -t make_sim_design.tcl forskriftina í áfangaskránni.

Athugið: Ef þú hefur búið til hönnun tdample og gera síðan breytingar á því í breytu ritlinum, þú verður að endurskapa hönnunina tdample til að sjá breytingarnar þínar innleiddar. Nýgerð hönnun tdample skrifar ekki yfir núverandi hönnun tdample files.

Búa til EMIF Design Example fyrir Simulation

Fyrir Intel Agilex þróunarbúnaðinn nægir að hafa flestar Intel Agilex EMIF IP stillingar á sjálfgefnum gildum. Til að búa til hönnunina tdampLe fyrir uppgerð, fylgdu þessum skrefum:

1. Á fyrrvampá Hönnunarflipanum skaltu ganga úr skugga um að reiturinn Simulation sé merktur. Veldu einnig nauðsynlegt Simulation HDL snið, annað hvort Verilog eða VHDL.
2. Stilltu EMIF IP og smelltu File ➤ Vista til að vista núverandi stillingu í IP-afbrigði notanda file ( .ip).
3. Smelltu á Búa til tdample Design í efra hægra horni gluggans.
4. Tilgreindu möppu fyrir EMIF hönnunina tdample og smelltu á OK. Vel heppnuð kynslóð EMIF hönnunarinnar tdample skapar marga file sett fyrir ýmsa studda herma, undir sim/ed_sim möppu.
5. Smelltu File ➤ Hætta til að hætta í IP Parameter Editor Pro glugganum. Kerfið hvetur, Nýlegar breytingar hafa ekki verið búnar til. Búa til núna? Smelltu á Nei til að halda áfram með næsta flæði.

Mynduð uppgerð hönnun Example File Uppbygging

Athugið: Ytri minnistengi Intel Agilex FPGA IP styður sem stendur aðeins VCS, ModelSim/QuestaSim og Xcelium herma. Viðbótarhermirstuðningur er fyrirhugaður í framtíðarútgáfum.

Athugið: Ef þú velur ekki Simulation eða Synthesis gátreitinn inniheldur áfangaskráin aðeins Platform Designer hönnun files, sem eru ekki hægt að setja saman af Intel Quartus Prime hugbúnaðinum beint, en sem þú getur view eða breyttu í Platform Designer. Í þessum aðstæðum geturðu keyrt eftirfarandi skipanir til að búa til myndun og uppgerð file setur.

• Til að búa til samhæft verkefni verður þú að keyra quartus_sh -t make_qii_design.tcl forskriftina í áfangaskránni.
• Til að búa til hermiverkefni verður þú að keyra quartus_sh -t make_sim_design.tcl forskriftina í áfangaskránni.

Athugið: Ef þú hefur búið til hönnun tdample og gera síðan breytingar á því í breytu ritlinum, þú verður að endurskapa hönnunina tdample til að sjá breytingarnar þínar innleiddar. Nýgerð hönnun tdample skrifar ekki yfir núverandi hönnun tdample files.

Uppgerð á móti vélbúnaðarútfærslu
Fyrir ytra minni tengi eftirlíkingu geturðu valið annað hvort sleppa kvörðun eða fullri kvörðun á Diagnostics flipanum meðan á IP-gerð stendur.

EMIF eftirlíkingarlíkön
Þessi tafla ber saman eiginleika sleppukvörðunar og fullkvörðunarlíkana.

Tafla 2. EMIF hermirlíkön: Slepptu kvörðun á móti fullri kvörðun

Slepptu kvörðun	Full kvörðun
Hermun á kerfisstigi með áherslu á notendarökfræði.	Uppgerð minnisviðmóts með áherslu á kvörðun.
Upplýsingar um kvörðun eru ekki teknar.	Tekur allar stages af kvörðun.
Hefur getu til að geyma og sækja gögn.	Inniheldur jöfnun, afskekkingu á bita osfrv.
Táknar nákvæma skilvirkni.
Telur ekki skekkju á borði.

RTL uppgerð á móti vélbúnaðarútfærslu
Þessi tafla dregur fram lykilmun á EMIF uppgerð og vélbúnaðarútfærslu.

Tafla 3. EMIF RTL uppgerð á móti vélbúnaðarútfærslu

RTL uppgerð	Innleiðing vélbúnaðar
Nios® frumstilling og kvörðunarkóði framkvæma samhliða.	Nios frumstilling og kvörðunarkóði keyra í röð.
Tengi fullyrða cal_done merki samtímis í uppgerð.	Aðgerðir íbúnaðar ákvarða röð kvörðunar og viðmót halda ekki fram cal_done samtímis.

Þú ættir að keyra RTL eftirlíkingar byggðar á umferðarmynstri fyrir forrit hönnunar þinnar. Athugaðu að RTL uppgerð er ekki fyrirmynd PCB rekja tafir sem geta valdið misræmi í leynd milli RTL uppgerð og vélbúnaðarútfærslu.

 Hermir eftir ytra minni tengi IP með ModelSim
Þessi aðferð sýnir hvernig á að líkja eftir EMIF hönnun tdample.

1. Ræstu Mentor Graphics* ModelSim hugbúnaðinn og veldu File ➤ Breyta skrá. Farðu í sim/ed_sim/mentor möppuna í mynduðu hönnuninni tdample mappa.
2. Staðfestu að afritsglugginn birtist neðst á skjánum. Ef afritsglugginn er ekki sýnilegur skaltu birta hann með því að smella View ➤ Afrit.
3. Í Transcript glugganum skaltu keyra source msim_setup.tcl.
4. Eftir að uppspretta msim_setup.tcl lýkur keyrslu skaltu keyra ld_debug í Transcript glugganum.
5. Eftir að ld_debug lýkur að keyra skaltu ganga úr skugga um að Objects glugginn sé birtur. Ef Hluta glugginn er ekki sýnilegur skaltu birta hann með því að smella View ➤ Hlutir.
6. Í Objects glugganum skaltu velja merkin sem þú vilt líkja eftir með því að hægrismella og velja Add Wave.
7. Eftir að þú hefur lokið við að velja merkin fyrir uppgerð skaltu keyra run -all í Transcript glugganum. Uppgerðin stendur yfir þar til henni er lokið.
8. Ef uppgerð er ekki sýnileg, smelltu View ➤ Bylgja.

Staðsetning pinna fyrir Intel Agilex EMIF IP
Þetta efni veitir leiðbeiningar um staðsetningu pinna.

Yfirview
Intel Agilex FPGA eru með eftirfarandi uppbyggingu:

• Hvert tæki inniheldur allt að 8 I/O banka.
• Hver I/O banki inniheldur 2 undir-I/O banka.
• Hver undir-I/O banki inniheldur 4 brautir.
• Hver braut inniheldur 12 almenna I/O (GPIO) pinna.

Almennar leiðbeiningar um pinna
Eftirfarandi eru almennar leiðbeiningar um pinna.

Athugið: Nánari upplýsingar um pinna er að finna í hlutanum Intel Agilex FPGA EMIF IP pinna og auðlindaáætlun í kaflanum um samskiptareglur fyrir ytri minnissamskiptareglur þínar, í Ytri minnistengi Intel Agilex FPGA IP notendahandbók.

• Gakktu úr skugga um að pinnar fyrir tiltekið ytra minnisviðmót séu innan sömu I/O röð.
• Viðmót sem spanna marga banka verða að uppfylla eftirfarandi kröfur:
  •  Bankarnir verða að liggja hver við annan. Fyrir upplýsingar um aðliggjandi banka, vísa til EMIF Architecture: I/O Bank efni í ytri minni tengi Intel Agilex FPGA IP User Guide.
•  Öll heimilisfang og skipun og tengdir pinnar verða að vera innan eins undirbanka.
• Heimilisfang og skipunar- og gagnapinnar geta deilt undirbanka við eftirfarandi skilyrði:
  • Heimilisfang og skipunar- og gagnapinnar geta ekki deilt I/O akrein.
  • Aðeins ónotuð I/O akrein í vistfanga- og skipanabankanum getur innihaldið gagnapinna.

Tafla 4. Almennar pinnatakmarkanir

Merkjagerð	Þvingun
Gögn Strobe	Öll merki sem tilheyra DQ hópi verða að vera á sömu I/O akrein.
Gögn	Tengdir DQ pinnar verða að vera á sömu I/O akrein. Fyrir samskiptareglur sem styðja ekki tvíátta gagnalínur, ætti að flokka lesmerki aðskilið frá skrifmerkjum.
Heimilisfang og stjórn	Heimilisfang og skipunarpinnar verða að vera á fyrirfram ákveðnum stöðum innan I/O undirbanka.

Athugið: Nánari upplýsingar um pinna er að finna í hlutanum Intel Agilex FPGA EMIF IP pinna og auðlindaáætlun í kaflanum um samskiptareglur fyrir ytri minnissamskiptareglur þínar, í Ytri minnistengi Intel Agilex FPGA IP notendahandbók.

• Gakktu úr skugga um að pinnar fyrir tiltekið ytra minnisviðmót séu innan sömu I/O röð.
• Viðmót sem spanna marga banka verða að uppfylla eftirfarandi kröfur:
  • Bankarnir verða að liggja hver við annan. Fyrir upplýsingar um aðliggjandi banka, vísa til EMIF Architecture: I/O Bank efni í ytri minni tengi Intel Agilex FPGA IP User Guide.
• Öll heimilisfang og skipun og tengdir pinnar verða að vera innan eins undirbanka.
• Heimilisfang og skipunar- og gagnapinnar geta deilt undirbanka við eftirfarandi skilyrði:
  • Heimilisfang og skipunar- og gagnapinnar geta ekki deilt I/O akrein.
  • Aðeins ónotuð I/O akrein í vistfanga- og skipanabankanum getur innihaldið gagnapinna.

Búa til Hönnun Example með TG stillingarvalkostinum

Mynduð EMIF hönnun tdample felur í sér umferð rafall blokk (TG). Sjálfgefið er að hönnun tdample notar einfaldan TG blokk (altera_tg_avl) sem aðeins er hægt að endurstilla til að endurræsa harðkóða umferðarmynstur. Ef nauðsyn krefur geturðu valið að virkja stillanlegan umferðargjafa (TG2) í staðinn. Í stillanlegum umferðarrafalanum (TG2) (altera_tg_avl_2), geturðu stillt umferðarmynstrið í rauntíma í gegnum stjórnskrár—sem þýðir að þú þarft ekki að setja saman hönnunina aftur til að breyta eða endurræsa umferðarmynstrið. Þessi umferðargjafi veitir fína stjórn á gerð umferðar sem hann sendir á EMIF stjórnviðmótið. Að auki veitir það stöðuskrár sem innihalda nákvæmar upplýsingar um bilun.

Að virkja umferðargenerator í hönnun Example

Þú getur virkjað stillanlega umferðargjafa frá greiningarflipanum í EMIF færibreyturitlinum. Til að virkja stillanlega umferðargjafann skaltu kveikja á Notaðu stillanlegan Avalon umferðargjafa 2.0 á greiningarflipanum.

Mynd 6.

• Þú getur valið að slökkva á sjálfgefna umferðarmynstrinutage eða notendastillt umferð stage, en þú verður að hafa að minnsta kosti eitt stage virkt. Fyrir upplýsingar um þessar stages, sjá sjálfgefið umferðarmynstur og notendastillt umferðarmynstur í ytri minnistengi Intel Agilex FPGA IP notendahandbók.
• TG2 prófunarlengdarfæribreytan á aðeins við um sjálfgefið umferðarmynstur. Þú getur valið stuttan, miðlungs eða óendanlegan próftíma.
• þú getur valið annað hvort tveggja gilda fyrir breytu TG2 stillingarviðmótsstillingar:
  • JTAG: Leyfir notkun á GUI í kerfisborðinu. Fyrir frekari upplýsingar, sjáðu Traffic Generator Configuration Interface í Ytri minnistengi Intel Agilex FPGA IP notendahandbók.
  • Flytja út: Leyfir notkun sérsniðinnar RTL rökfræði til að stjórna umferðarmynstrinu.

Með því að nota Hönnun Example með EMIF Debug Toolkit

Áður en þú ræsir EMIF Debug Toolkit skaltu ganga úr skugga um að þú hafir stillt tækið þitt með forritun file sem hefur EMIF Debug Toolkit virkt. Til að ræsa EMIF Debug Toolkit skaltu fylgja þessum skrefum:

1. Í Intel Quartus Prime hugbúnaðinum, opnaðu System Console með því að velja Tools ➤ System Debugging Tools ➤ System Console.
2. [Slepptu þessu skrefi ef verkefnið þitt er nú þegar opið í Intel Quartus Prime hugbúnaðinum.] Hladdu SRAM hlutnum í kerfisborðinu. file (.sof) sem þú forritaðir borðið með (eins og lýst er í Forsendum fyrir notkun EMIF kembiforrit, í ytri minnistengi Intel Agilex FPGA IP notendahandbókinni).
3. Veldu tilvik til að kemba.
4. Veldu EMIF Calibration Debug Toolkit fyrir EMIF kvörðunarkembiforrit, eins og lýst er í Búa til hönnunarútgáfuample með kvörðunarkembiforritinu. Að öðrum kosti skaltu velja EMIF TG Configuration Toolkit fyrir kembiforrit fyrir umferðargenerator, eins og lýst er í Búa til hönnunarútgáfuample með TG stillingarvalkostinum.
5. Smelltu á Open Toolkit til að opna aðal view af EMIF kembiforrit.
6. Ef það eru mörg EMIF tilvik í forrituðu hönnuninni skaltu velja dálkinn (slóð að JTAG master) og auðkenni minnisviðmóts EMIF tilviksins sem á að virkja verkfærakistuna fyrir.
7. Smelltu á Virkja viðmót til að leyfa verkfærakistunni að lesa viðmótsfæribreytur og kvörðunarstöðu.
8. Þú verður að kemba eitt viðmót í einu; því, til að tengjast öðru viðmóti í hönnuninni, verður þú fyrst að slökkva á núverandi viðmóti.

Eftirfarandi eru tdamples af skýrslum úr EMIF kvörðunarkembiforritinu og EMIF TG stillingartólinu:, í sömu röð.

Athugið: Nánari upplýsingar um kvörðunarkembiforrit er að finna í Kembiforrit með kembiforrit fyrir ytra minnisviðmót, í Ytri minnistengi Intel Agilex FPGA IP notendahandbók.

Athugið: Fyrir upplýsingar um kembiforrit fyrir umferðargenerator, sjáðu Traffic Generator Configuration User Interface, í Ytri minnistengi Intel Agilex FPGA IP notendahandbók.

Hönnun Example Lýsing fyrir ytri minnistengi Intel Agilex FPGA IP

Þegar þú stillir og býrð til EMIF IP þinn geturðu tilgreint að kerfið búi til möppur fyrir uppgerð og myndun file setur, og búa til file stillir sjálfkrafa. Ef þú velur Simulation eða Synthesis undir Example Hönnun Files á Example Designs flipann, skapar kerfið fullkomna uppgerð file sett eða algjör myndun file stilla, í samræmi við val þitt.

Synthesis Design Example
Gervihönnunin tdample inniheldur helstu kubbana sem sýndir eru á myndinni hér að neðan.

• Umferðarrafall, sem er tilbúið Avalon®-MM tdampökumaður sem útfærir gervi-slembimynstur af lestri og skrifum á tiltekinn fjölda vistfönga. Umferðarframleiðandinn fylgist einnig með gögnunum sem lesin eru úr minninu til að tryggja að þau passi við skrifuð gögn og fullyrðir bilun að öðru leyti.
• Dæmi um minnisviðmótið, sem inniheldur:
  • Minni stjórnandi sem stillir á milli Avalon-MM viðmótsins og AFI viðmótsins.
  • PHY, sem þjónar sem tengi milli minnisstýringarinnar og ytri minnistækja til að framkvæma lestur og ritun.

Mynd 7. Synthesis Design Example

Athugið: Ef ein eða fleiri af færibreytum PLL samnýtingarhams, DLL samnýtingarhams eða OCT samnýtingarhams eru stilltar á hvaða gildi sem er annað en No Sharing, td.ampLe mun innihalda tvö umferðarrafall/minnisviðmótstilvik. Tvö umferðarframleiðandi/minnisviðmótstilvik eru aðeins tengd með sameiginlegum PLL/DLL/OCT-tengingum eins og þær eru skilgreindar með færibreytustillingunum. Umferðarrafalinn/minnisviðmótstilvikin sýna hvernig þú getur gert slíkar tengingar í þinni eigin hönnun.

Simulation Design Example
Hermihönnunin tdample inniheldur helstu kubbana sem sýndir eru á eftirfarandi mynd.

• Dæmi um gervihönnun tdample. Eins og lýst er í fyrri hlutanum, er nýmyndun hönnun tdample inniheldur umferðarrafall, kvörðunarhluta og tilvik af minnisviðmótinu. Þessar blokkir eru sjálfgefnar fyrir óhlutbundin hermilíkön þar sem við á fyrir hraða uppgerð.
• Minni líkan, sem virkar sem almennt líkan sem fylgir minnissamskiptareglunum. Minniframleiðendur útvega oft hermilíkön fyrir tiltekna minnishluta sína sem þú getur hlaðið niður frá þeirra websíður.
• Stöðuskoðari, sem fylgist með stöðumerkjum frá ytra minnisviðmóti IP og umferðarrafalanum, til að gefa til kynna almennt staðist eða bilunarástand.

Mynd 10. Simulation Design Example

Example Designs Interface Tab
Færibreyturitlin inniheldur Example Designs flipi sem gerir þér kleift að stilla og búa til hönnun þína tdamples.

Ytri minnistengi Intel Agilex FPGA IP hönnun Example User Guide Archives

IP útgáfur eru þær sömu og Intel Quartus Prime Design Suite hugbúnaðarútgáfur upp að v19.1. Frá Intel Quartus Prime Design Suite hugbúnaðarútgáfu 19.2 eða nýrri, hafa IP-tölur nýtt IP útgáfukerfi. Ef IP kjarnaútgáfa er ekki á listanum gildir notendahandbókin fyrir fyrri IP kjarnaútgáfuna.

IP kjarna útgáfa	Notendahandbók
2.4.0	Ytri minnistengi Intel Agilex FPGA IP hönnun Example User Guide Archives
2.3.0	Ytri minnistengi Intel Agilex FPGA IP hönnun Example User Guide Archives
2.3.0	Ytri minnistengi Intel Agilex FPGA IP hönnun Example User Guide Archives
2.1.0	Ytri minnistengi Intel Agilex FPGA IP hönnun Example User Guide Archives
19.3	Ytri minnistengi Intel Agilex FPGA IP hönnun Example User Guide Archives

Endurskoðunarsaga skjala fyrir ytri minnistengi Intel Agilex FPGA IP hönnun Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2021.06.21	21.2	2.4.2	Í Hönnun Example Quick Start kafli: • Bætti athugasemd við Að setja saman og forrita Intel Agilex EMIF Design Example umræðuefni. • Breytti titli á Búa til Hönnun Example með kvörðunarkembiforritinu umræðuefni. • Bætti við Búa til Hönnun Example með TG stillingarvalkostinum og Að virkja umferðargenerator í hönnun Example efni. • Breytti skrefum 2, 3 og 4, uppfærði nokkrar tölur og bætti við athugasemd, í Með því að nota Hönnun Example með EMIF Debug Toolkit umræðuefni.
2021.03.29	21.1	2.4.0	Í Hönnun Example Quick Start kafli: • Bætti athugasemd við Að búa til tilbúna EMIF hönnun Example og Búa til EMIF Design Example fyrir Simulation efni. • Uppfærði File Byggingarmynd í Búa til EMIF Design Example fyrir Simulation umræðuefni.
2020.12.14	20.4	2.3.0	Í Hönnun Example Quick Start kafla, gerði eftirfarandi breytingar: • Uppfærði Að búa til tilbúna EMIF hönnun Example efni til að innihalda multi-EMIF hönnun. • Uppfærði myndina fyrir skref 3, í Búa til EMIF Design Example fyrir Simulation umræðuefni.
2020.10.05	20.3	2.3.0	Í Hönnun Example Quick Start Guide kafla, gerði eftirfarandi breytingar: • Í Að búa til EMIF verkefni, uppfærði myndina í skrefi 6. • Í Að búa til tilbúna EMIF hönnun Example, uppfærði myndina í skrefi 3. • Í Búa til EMIF Design Example fyrir Simulation, uppfærði myndina í skrefi 3. • Í Uppgerð á móti vélbúnaðarútfærslu, leiðrétti minniháttar innsláttarvillu í annarri töflunni. • Í Með því að nota Hönnun Example með EMIF Debug Toolkit, breytt þrepi 6, bætt við skrefum 7 og 8.
áfram…

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2020.04.13	20.1	2.1.0	• Í Um kafla, breytti töflunni í Upplýsingar um útgáfu umræðuefni. • Í Hönnun Example Quick Start Guide kafli: — Breytt skref 7 og tilheyrandi mynd, í Að búa til tilbúna EMIF hönnun Example umræðuefni. — Breytti Búa til Hönnun Example með kembiforritinu umræðuefni. — Breytti Með því að nota Hönnun Example með EMIF Debug Toolkit umræðuefni.
2019.12.16	19.4	2.0.0	• Í Hönnun Example Quick Start kafli: — Uppfærði myndina í skrefi 6 í Að búa til EMIF verkefni umræðuefni. — Uppfærði myndina í skrefi 4 í Að búa til tilbúna EMIF hönnun Example umræðuefni. — Uppfærði myndina í skrefi 4 í Búa til EMIF Design Example fyrir Simulation umræðuefni. — Breytt skref 5 í Búa til EMIF Design Example fyrir Simulation umræðuefni. — Breytti Almennar leiðbeiningar um pinna og Aðliggjandi bankar kafla í Staðsetning pinna fyrir Intel Agilex EMIF IP umræðuefni.
2019.10.18	19.3		• Í Að búa til EMIF verkefni efni, uppfærði myndina með lið 6. • Í Búa til og stilla EMIF IP efni, uppfærði myndina með skrefi 1. • Í töflunni í Leiðbeiningar um ritstjóra Intel Agilex EMIF færibreytu efni, breytti lýsingunni fyrir Stjórn flipa. • Í Að búa til tilbúna EMIF hönnun Example og Búa til EMIF Design Example fyrir Simulation efni, uppfærði myndina í skrefi 3 í hverju efni. • Í Búa til EMIF Design Example fyrir Simulation efni, uppfærði Mynduð uppgerð hönnun Example File Uppbygging mynd og breytti athugasemdinni á eftir myndinni. • Í Að búa til tilbúna EMIF hönnun Example efni, bætti við skrefi og tölu fyrir mörg viðmót.
2019.07.31	19.2	1.2.0	• Bætt við Um ytri minnistengi Intel Agilex FPGA IP kafla og útgáfuupplýsingar. • Uppfærðar dagsetningar og útgáfunúmer. • Minniháttar endurbætur á Synthesis Design Example mynd í Synthesis Design Example umræðuefni.
2019.04.02	19.1		• Upphafleg útgáfa.

Endurskoðunarsaga skjala fyrir ytri minnistengi Intel Agilex FPGA IP hönnun Example Notendahandbók

Skjöl / auðlindir

intel UG-20219 Ytri minnistengi Intel Agilex FPGA IP hönnun Example [pdfNotendahandbók UG-20219 Ytri minnistengi Intel Agilex FPGA IP hönnun Example, UG-20219, Ytri minnistengi Intel Agilex FPGA IP hönnun Example, Tengi Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Heimildir

• Notendahandbók