Ndërfaqet e memories së jashtme Intel Stratix 10 FPGA IP Design Example

Dizajni p.shampUdhëzuesi i fillimit të shpejtë për ndërfaqet e memories së jashtme Intel® Stratix® 10 FPGA IP

Një ndërfaqe e re dhe dizajn më i automatizuar p.shampLe flow është i disponueshëm për ndërfaqet e memories së jashtme Intel® Stratix® 10. IshampLe Skeda Designs në redaktuesin e parametrave ju lejon të specifikoni krijimin e sintezës dhe simulimit file grupe që mund të përdorni për të vërtetuar IP-në tuaj EMIF. Ju mund të krijoni një ishampdizajnoni posaçërisht për një komplet zhvillimi Intel FPGA, ose për çdo IP EMIF që krijoni.

Figura 1. Dizajni i Përgjithshëm Shembullample Rrjedhat e punës

Figura 2. Gjenerimi i një EMIF ShemampDizajni me një komplet zhvillimi Intel Stratix 10

Krijimi i një projekti EMIF

Për versionin 17.1 dhe më të ri të softuerit Intel Quartus® Prime, duhet të krijoni një projekt Intel Quartus Prime përpara se të gjeneroni IP-në EMIF dhe modelin e mëparshëmample.

1. Hapni softuerin Intel Quartus Prime dhe zgjidhni File ➤ Magjistari i ri i projektit. Kliko Next.
2. Specifikoni një direktori dhe nme për projektin që dëshironi të krijoni. Kliko Next.
3. Verifikoni që është zgjedhur Empty Project. Klikoni Tjetër dy herë.
4. Tek Filtri i emrit, shkruani numrin e pjesës së pajisjes.
5. Nën Pajisjet e disponueshme, zgjidhni pajisjen e duhur.
6. Klikoni Finish.

Gjenerimi dhe konfigurimi i IP-së EMIF

Hapat e mëposhtëm ilustrojnë se si të gjeneroni dhe konfiguroni IP-në EMIF. Ky udhëzim krijon një ndërfaqe DDR4, por hapat janë të ngjashëm për protokollet e tjera.

1. Në dritaren e Katalogut IP, zgjidhni Ndërfaqet e memories së jashtme Intel Stratix 10. (Nëse dritarja e Katalogut IP nuk është e dukshme, zgjidhni View ➤ Utility Windows ➤ IP Katalog.)
2. Në Redaktorin e Parametrave IP, jepni një emër entiteti për IP-në EMIF (emri që jepni këtu bëhet file emri për IP) dhe specifikoni një direktori. Klikoni Krijo.
3. Redaktori i parametrave ka skeda të shumta ku duhet të konfiguroni parametrat për të pasqyruar zbatimin tuaj EMIF:

Udhëzimet e redaktuesit të parametrave të Intel Stratix 10 EMIF

Tabela 1. Udhëzimet e redaktuesit të parametrave EMIF

Skeda e Redaktuesit të Parametrave	Udhëzimet
Gjeneral	Sigurohuni që parametrat e mëposhtëm të jenë futur saktë: • Nota e shpejtësisë për pajisjen. • Frekuenca e orës së kujtesës. • Frekuenca e orës referencë PLL.
Kujtesa	• Referojuni fletës së të dhënave për pajisjen tuaj të memories për të futur parametrat në Kujtesa skedën. • Duhet të futni gjithashtu një vendndodhje specifike për pinin ALERT#. (Zbatohet vetëm për protokollin e memories DDR4.)
Mem I/O	• Për hetimet fillestare të projektit, mund të përdorni cilësimet e paracaktuara në Mem I/O skedën. • Për vërtetimin e avancuar të dizajnit, duhet të kryeni simulimin e tabelës për të nxjerrë cilësimet optimale të përfundimit.
I/O FPGA	• Për hetimet fillestare të projektit, mund të përdorni cilësimet e paracaktuara në I/O FPGA skedën. • Për vërtetimin e avancuar të dizajnit, duhet të kryeni simulimin e bordit me modelet e lidhura IBIS për të zgjedhur standardet e duhura I/O.
Koha e Mem	• Për hetimet fillestare të projektit, mund të përdorni cilësimet e paracaktuara në Koha e Mem skedën. • Për vërtetimin e avancuar të dizajnit, duhet të futni parametra sipas fletës së të dhënave të pajisjes suaj të kujtesës.
Bordi	• Për hetimet fillestare të projektit, mund të përdorni cilësimet e paracaktuara në Bordi skedën. • Për vërtetimin e avancuar të dizajnit dhe mbylljen e saktë të kohës, duhet të kryeni simulimin e tabelës për të nxjerrë informacionin e saktë të ndërhyrjes ndërsimbolike (ISI)/ ndërthurjes dhe animit të tabelës dhe paketës, dhe futeni atë në Bordi skedën.
Kontrolluesi	Vendosni parametrat e kontrolluesit sipas konfigurimit dhe sjelljes së dëshiruar për kontrolluesin tuaj të kujtesës.
Diagnostifikimi	Ju mund të përdorni parametrat në Diagnostifikimi tab për të ndihmuar në testimin dhe korrigjimin e ndërfaqes tuaj të kujtesës.
Example Designs	Të Example Designs tab ju lejon të gjeneroni dizajn p.shamples për sintezë dhe për simulim. Dizajni i krijuar p.shample është një sistem i plotë EMIF i përbërë nga IP EMIF dhe një drejtues që gjeneron trafik të rastësishëm për të vërtetuar ndërfaqen e memories.

Për informacion të detajuar mbi parametrat individualë, referojuni kapitullit të duhur për protokollin tuaj të memories në Udhëzuesin e Përdoruesit të Interfaces IP të memories së jashtme Intel Stratix 10.

Gjenerimi i dizajnit EMIF të sintetizueshëm Example

Për kompletin e zhvillimit Intel Stratix 10, mjafton të lini shumicën e cilësimeve të IP të Intel Stratix 10 EMIF në vlerat e tyre të paracaktuara. Për të gjeneruar dizajnin e sintetizueshëm p.shample, ndiqni këto hapa:

1. Në skedën Diagnostics, aktivizoni EMIF Debug Toolkit/On-Chip Debug Port dhe In-System-Sources-and-Probes për të ofruar akses në veçoritë e disponueshme të korrigjimit.
2. Në ishampnë skedën Designs, sigurohuni që kutia e Sintezës është e kontrolluar.
3. Konfiguro IP-në EMIF dhe klikoni Generate Example Dizajni në këndin e sipërm djathtas të dritares.
4. Specifikoni një direktori për dizajnin EMIF p.shample dhe klikoni OK. Gjenerimi i suksesshëm i dizajnit EMIF p.shample krijon si më poshtë filevendosur nën një drejtori qii.

Figura 3. Dizajni i gjeneruar i sintetizueshëm Shembullample File Struktura

Shënim: Nëse nuk zgjidhni kutinë e zgjedhjes Simulimi ose Sinteza, direktoria e destinacionit do të përmbajë dizajnin e Dizajnuesit të Platformës files, të cilat nuk janë të përpilueshme drejtpërdrejt nga softueri Intel Quartus Prime, por mund të jenë viewredaktuar ose redaktuar nën Projektuesin e Platformës. Në këtë situatë mund të ekzekutoni komandat e mëposhtme për të gjeneruar sintezë dhe simulim file grupe.

• Për të krijuar një projekt të kompilueshëm, duhet të ekzekutoni skriptin quartus_sh -t make_qii_design.tcl në direktorinë e destinacionit.
• Për të krijuar një projekt simulimi, duhet të ekzekutoni skriptin quartus_sh -t make_sim_design.tcl në direktorinë e destinacionit.

Informacione të Përafërta

• Sinteza Pshample Dizajni në faqen 19
• Përshkrimet e parametrave IP të Intel Stratix 10 EMIF për DDR3
• Përshkrimet e parametrave IP të Intel Stratix 10 EMIF për DDR4
• Përshkrimet e parametrave IP të Intel Stratix 10 EMIF për QDRII/II+/Xtreme
• Përshkrimet e parametrave IP të Intel Stratix 10 EMIF për QDR-IV
• Përshkrimet e parametrave IP të Intel Stratix 10 EMIF për RLDRAM 3

Gjenerimi i Dizajnit EMIF Example për Simulim
Për kompletin e zhvillimit Intel Stratix 10, mjafton të lini shumicën e cilësimeve të IP të Intel Stratix 10 EMIF në vlerat e tyre të paracaktuara. Për të gjeneruar dizajnin p.shample për
simulimi, ndiqni këto hapa:

1. Në skedën "Diagnostics", mund të zgjidhni midis dy mënyrave të kalibrimit: Kalibrimi i Kalibrimit dhe Kalibrimi i plotë. (Për detaje mbi këto mënyra, referojuni Simulation Versus Hardware Implementation, më vonë në këtë kapitull.) Për të reduktuar kohën e simulimit, zgjidhni Abstract PHY për simulim të shpejtë.
2. Në ishampnë skedën Designs, sigurohuni që kutia Simulimi të jetë e kontrolluar. Zgjidhni gjithashtu formatin e kërkuar të Simulimit HDL, Verilog ose VHDL.
3. Konfiguro IP-në EMIF dhe klikoni Generate Example Dizajni në këndin e sipërm djathtas të dritares.
4. Specifikoni një direktori për dizajnin EMIF p.shample dhe klikoni OK.

Gjenerimi i suksesshëm i dizajnit EMIF p.shample krijon shumëfish file vendos për simulatorë të ndryshëm të mbështetur, nën një direktori sim/ed_sim.

Figura 4. Dizajni i Simulimit të Gjeneruar Example File Struktura

Shënim: Nëse nuk zgjidhni kutinë e zgjedhjes Simulimi ose Sinteza, direktoria e destinacionit do të përmbajë dizajnin e Dizajnuesit të Platformës files, të cilat nuk janë të përpilueshme drejtpërdrejt nga softueri Intel Quartus Prime, por mund të jenë viewredaktuar ose redaktuar nën Projektuesin e Platformës. Në këtë situatë mund të ekzekutoni komandat e mëposhtme për të gjeneruar sintezë dhe simulim file grupe.

• Për të krijuar një projekt të kompilueshëm, duhet të ekzekutoni skriptin quartus_sh -t make_qii_design.tcl në direktorinë e destinacionit.
• Për të krijuar një projekt simulimi, duhet të ekzekutoni skriptin quartus_sh -t make_sim_design.tcl në direktorinë e destinacionit.

Informacione të Përafërta
• Simulimi Pshample Design on
• Intel Stratix 10 EMIF IP – Simulimi i IP-së së memories
• Simulimi kundrejt zbatimit të harduerit në

Simulimi kundrejt zbatimit të harduerit
Për simulimin e ndërfaqes së kujtesës së jashtme, mund të zgjidhni ose kalibrimin e kapërcyer ose kalibrimin e plotë në skedën Diagnostics gjatë gjenerimit të IP.
Modelet e simulimit EMIF
Kjo tabelë krahason karakteristikat e modeleve të kalibrimit të kalibrimit dhe të kalibrimit të plotë.

Tabela 2. Modelet e simulimit EMIF: Kalibrimi i Kalibrimit kundrejt Kalibrimit të plotë

Kaloni kalibrimin	Kalibrim i plotë
Simulimi i nivelit të sistemit duke u fokusuar në logjikën e përdoruesit.	Simulimi i ndërfaqes së memories duke u fokusuar në kalibrim.
Detajet e kalibrimit nuk janë kapur.	Kap të gjitha stages e kalibrimit.
Ka aftësinë për të ruajtur dhe marrë të dhëna.	Përfshin nivelim, shtrat për bit, etj.
Paraqet efikasitet të saktë.
Nuk e konsideron animin e bordit.

Simulimi RTL kundrejt zbatimit të harduerit

Kjo tabelë thekson ndryshimet kryesore midis simulimit EMIF dhe zbatimit të harduerit.

Tabela 3. Simulimi EMIF RTL kundrejt zbatimit të harduerit

Simulimi RTL	Implementimi i harduerit
Nios® inicializimi dhe kodi i kalibrimit ekzekutohen paralelisht.	Inicializimi dhe kodi i kalibrimit të Nios ekzekutohen në mënyrë sekuenciale.
Ndërfaqet pohojnë sinjalin e sinjalit cal_done njëkohësisht në simulim.	Operacionet e montimit përcaktojnë rendin e kalibrimit dhe ndërfaqet nuk pohojnë cal_done në të njëjtën kohë.

Ju duhet të ekzekutoni simulime RTL bazuar në modelet e trafikut për aplikacionin e dizajnit tuaj. Vini re se simulimi RTL nuk modelon vonesat e gjurmimit të PCB-ve, të cilat mund të shkaktojnë një mospërputhje në vonesën midis simulimit RTL dhe zbatimit të harduerit.

Simulimi i IP-së së ndërfaqes së memories së jashtme me ModelSim

Kjo procedurë tregon se si të simulohet dizajni EMIF p.shample.

1. Hapni softuerin Mentor Graphics* ModelSim dhe zgjidhni File ➤ Ndrysho drejtorinë. Navigoni te direktoria sim/ed_sim/mentor brenda dizajnit të gjeneruar example dosje.
2. Verifikoni që dritarja e Transkriptit të shfaqet në fund të ekranit. Nëse dritarja e Transkriptit nuk është e dukshme, shfaqeni duke klikuar View ➤ Transkript.
3. Në dritaren e Transkriptit, ekzekutoni burimin msim_setup.tcl.
4. Pasi burimi msim_setup.tcl të përfundojë ekzekutimin, ekzekutoni ld_debug në dritaren e Transkriptit.
5. Pasi ld_debug të përfundojë ekzekutimin, verifikoni që të shfaqet dritarja Objects. Nëse dritarja e Objekteve nuk është e dukshme, shfaqeni duke klikuar View ➤ Objektet.
6. Në dritaren Objects, zgjidhni sinjalet që dëshironi të simuloni duke klikuar me të djathtën dhe duke zgjedhur Add Wave.
7. Pasi të keni përfunduar përzgjedhjen e sinjaleve për simulim, ekzekutoni run -all në dritaren VTranscript. Simulimi funksionon derisa të përfundojë.
8. Nëse simulimi nuk është i dukshëm, klikoni View ➤ Valë.

Informacione të Përafërta
Intel Stratix 10 EMIF IP - Simulimi i IP-së së memories

Vendosja e kunjave për Intel Stratix 10 EMIF IP

Kjo temë ofron udhëzime për vendosjen e kunjave.

Mbiview

Intel Stratix 10 FPGA kanë strukturën e mëposhtme:

• Çdo pajisje përmban midis 2 dhe 3 kolona I/O.
• Çdo kolonë I/O përmban deri në 12 banka I/O.
• Çdo bankë hyrëse/dalëse përmban 4 korsi.
• Çdo korsi përmban 12 kunja I/O (GPIO) për qëllime të përgjithshme.

Udhëzimet e përgjithshme për pin
Pikat e mëposhtme ofrojnë udhëzime të përgjithshme për pin:

• Sigurohuni që kunjat për një ndërfaqe të caktuar të memories së jashtme të qëndrojnë brenda një kolone të vetme I/O.
• Ndërfaqet që përfshijnë banka të shumta duhet të plotësojnë kërkesat e mëposhtme:
  • Bankat duhet të jenë ngjitur me njëra-tjetrën. Për informacion mbi bankat fqinje, referojuni udhëzuesit të përdorimit IP të ndërfaqeve të memories së jashtme të Intel Stratix 10.
  • Adresa dhe banka e komandës duhet të qëndrojnë në një bankë qendrore për të minimizuar vonesën. Nëse ndërfaqja e memories përdor një numër çift bankash, banka e adresës dhe komandës mund të qëndrojë në njërën nga dy bankat qendrore.
• Kunjat e papërdorura mund të përdoren si kunja hyrëse/dalëse për qëllime të përgjithshme.
• Të gjitha adresat dhe komandat dhe kunjat e lidhura duhet të qëndrojnë brenda një banke të vetme.
• Kunjat e adresës, komandës dhe të dhënave mund të ndajnë një bankë në kushtet e mëposhtme:
  • Pikat e adresës dhe komandës dhe të dhënave nuk mund të ndajnë një korsi I/O.
  • Vetëm një korsi hyrëse/dalëse e papërdorur në bankën e adresave dhe komandës mund të përdoret për kunjat e të dhënave.

Tabela 4. Kufizimet e përgjithshme të pinit

Lloji i sinjalit	Kufizim
Strobe e të dhënave	Të gjitha sinjalet që i përkasin një grupi DQ duhet të qëndrojnë në të njëjtën korsi I/O.
Të dhënat	Kunjat e lidhura DQ duhet të qëndrojnë në të njëjtën korsi I/O. Për protokollet që nuk mbështesin linja të dhënash dydrejtimëshe, sinjalet e leximit duhet të grupohen veçmas nga sinjalet e shkrimit.
Adresa dhe komanda	Pikat e adresës dhe komandës duhet të qëndrojnë në vende të paracaktuara brenda një banke I/O.

Bankat ngjitur

Që bankat të konsiderohen fqinje, ato duhet të qëndrojnë në të njëjtën kolonë I/O. Për të përcaktuar nëse bankat janë ngjitur, referojuni Vendndodhjes së bankave Modulare dhe Numërimeve të Pineve në seksionin Stratix 10 Devices të vendosura në Stratix 10 Qëllimi i Përgjithshëm I /O
Udhëzues përdorimi.

Kur u referohemi tabelave në Udhëzuesin e Përdoruesit të I/O për qëllime të përgjithshme Stratix 10, është e sigurt të supozohet se të gjitha bankat e paraqitura janë ngjitur, përveç rastit kur është i pranishëm një simbol '–'; simboli ' – ' tregon se banka nuk është e lidhur për paketën.
Detyrat me kunj

Për të përcaktuar vendndodhjet për të gjitha kunjat hyrëse/dalëse EMIF, duhet t'i referoheni tabelës së kunjave për pajisjen tuaj. Kur i referohemi tabelës së pineve, jepen numrat e bankës, indekset e bankave hyrëse/dalëse dhe emrat e pineve. Mund t'i gjeni indekset e pinit për kunjat e adresës dhe komandës në tabelën e skemave Stratix 10 të vendosura në Intel FPGA webfaqe. Ju mund të kryeni caktime me pin në mënyra të ndryshme. Qasja e rekomanduar është të kufizoni manualisht disa sinjale të ndërfaqes dhe të lini Intel Quartus Prime Fitter të trajtojë pjesën tjetër. Kjo metodë konsiston në konsultimin me tabelat pin për të gjetur pozicione ligjore për disa nga kunjat e ndërfaqes dhe caktimin e tyre nëpërmjet .qsf file që krijohet me modelin EMIF example. Për këtë metodë të vendosjes së I/O, duhet të kufizoni sinjalet e mëposhtme:

• CK0
• Një pin DQS për grup
• Ora e referencës PLL
• RZQ

Bazuar në kufizimet e mësipërme, Intel Quartus Prime Fitter rrotullon kunjat brenda çdo korsi sipas nevojës. Figura e mëposhtme ilustron një ishampcaktimet e kunjave për një ndërfaqe DDR3 x72 me zgjedhjet e mëposhtme:

• Pika e adresës dhe komandës vendoset në bankën 2M dhe kërkon 3 korsi.
  • CK0 është i kufizuar në pin 8 në bankën 2M.
  • Kunjat e orës referencë PLL janë të kufizuara në kunjat 24 dhe 25 në bankën 2M.
  • RZQ është i kufizuar në pin 26 në bankën 2M.
• Të dhënat vendosen në bankat 2N, 2M dhe 2L dhe kërkojnë 9 korsi.
  • Grupet DQS 1-4 vendosen në bankën 2N.
  • Grupi DQS 0 vendoset në bankën 2M.
  • Grupet DQS 5-8 vendosen në bankën 2L.

Figura 5. Detyrat e kunjave P.shampndërfaqja: DDR3 x73

Në këtë ishample, për të kufizuar CK0 në pin 8 në bankën 2M, ju do të shtoni rreshtin e mëposhtëm në .qsf file, bazuar në tabelën e duhur të kunjave:

Formati i caktimit të pinit të mësipërm mund të zbatohet për të gjitha kunjat:

Informacione të Përafërta

• Bankat modulare I/O në pajisjet Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP për DDR4
• Intel Stratix 10 EMIF IP për QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP për QDR-IV
• Intel Stratix 10 EMIF IP për RLDRAM 3

Përpilimi dhe programimi i Intel Stratix 10 EMIF Design Example

Pasi të keni bërë caktimet e nevojshme të pinit në .qsf file, mund të përpiloni dizajnin p.shample në softuerin Intel Quartus Prime.

1. Navigoni te dosja Intel Quartus Prime që përmban dizajnin exampdrejtoria.
2. Hapni projektin Intel Quartus Prime file, (.qpf).
3. Për të filluar përpilimin, klikoni Përpunimi ➤ Filloni përpilimin. Përfundimi me sukses i përpilimit gjeneron një .sof file, i cili mundëson që dizajni të funksionojë në harduer.
4. Për të programuar pajisjen tuaj me dizajnin e përpiluar, hapni programuesin duke klikuar Tools ➤ Programmer.
5. Në programues, klikoni "Zbulimi automatik" për të zbuluar pajisjet e mbështetura.
6. Zgjidhni pajisjen Intel Stratix 10 dhe më pas zgjidhni Ndrysho File.
7. Navigoni te ed_synth.sof i krijuar file dhe zgjidhni Hap.
8. Klikoni Start për të filluar programimin e pajisjes Intel Stratix 10. Kur pajisja është programuar me sukses, shiriti i progresit në pjesën e sipërme djathtas të dritares duhet të tregojë 100% (Suksesshëm).

Korrigjimi i dizajnit të Intel Stratix 10 EMIF Example
Paketa e veglave për korrigjimin e gabimeve EMIF është e disponueshme për të ndihmuar në korrigjimin e dizajneve të ndërfaqes së memories së jashtme. Paketa e veglave ju lejon të shfaqni kufijtë e leximit dhe të shkrimit dhe të krijoni diagrame të syrit. Pasi të keni programuar kompletin e zhvillimit Intel Stratix 10, mund të verifikoni funksionimin e tij duke përdorur EMIF Debug Toolkit.

1. Për të nisur EMIF Debug Toolkit, lundroni te Tools ➤ System Debugging Tools ➤ External Memory Toolkit.
2. Klikoni Inicializoni lidhjet.
3. Kliko Lidhja e projektit me pajisjen. Shfaqet një dritare; verifikoni që është zgjedhur pajisja e duhur dhe se .sof i saktë file është zgjedhur.
4. Klikoni Krijo lidhjen e ndërfaqes së kujtesës. Pranoni cilësimet e paracaktuara duke klikuar OK.

Kompleti i zhvillimit Intel Stratix 10 tani është konfiguruar për të funksionuar me EMIF Debug Toolkit dhe mund të gjeneroni cilindo nga raportet e mëposhtme duke klikuar dy herë në opsionin përkatës:

• Kalibrimi i përsëritur. Prodhon një raport kalibrimi që përmbledh statusin e kalibrimit për grup DQ/DQS së bashku me kufijtë për çdo pin DQ/DQS.
• Margjinimi i shoferit. Prodhon një raport që përmbledh kufijtë e leximit dhe të shkrimit për pinin I/O. Kjo ndryshon nga margjinimi i kalibrimit sepse margjinimi i drejtuesit kapet gjatë trafikut në modalitetin e përdoruesit dhe jo gjatë kalibrimit
• Gjeneroni diagramin e syve. Gjeneron diagrame të syrit të leximit dhe shkrimit për çdo pin DQ bazuar në modelet e të dhënave të kalibrimit.
• Kalibroni përfundimin. Pastron vlera të ndryshme përfundimi dhe raporton kufijtë që ofron secila vlerë përfundimi. Përdoreni këtë veçori për të ndihmuar në zgjedhjen e përfundimit optimal për ndërfaqen e kujtesës.

Informacione të Përafërta
Korrigjimi i IP i Intel Stratix 10 EMIF

Dizajni p.shampPërshkrimi për ndërfaqet e memories së jashtme Intel Stratix 10 FPGA IP

Kur parametrizoni dhe gjeneroni IP-në tuaj EMIF, mund të specifikoni që sistemi të krijojë drejtori për simulim dhe sintezë file vendos dhe gjeneron file vendoset automatikisht. Nëse zgjidhni Simulim ose Sintezë nën Shembample Dizajni Files në ExampNë skedën Designs, sistemi krijon një simulim të plotë file grup ose një sintezë e plotë file vendosur, në përputhje me zgjedhjen tuaj.

Sinteza Pshample Dizajni

Sinteza p.shampDizajni le përmban blloqet kryesore të paraqitura në figurën më poshtë.

• Një gjenerator trafiku, i cili është një Avalon®-MM i sintetizueshëm exampdrejtues që zbaton një model pseudo të rastësishëm leximi dhe shkrimi në një numër të parametrizuar adresash. Gjeneruesi i trafikut monitoron gjithashtu të dhënat e lexuara nga memorja për t'u siguruar që ato përputhen me të dhënat e shkruara dhe pohon një dështim përndryshe.
• Një shembull i ndërfaqes së kujtesës, i cili përfshin:
  • Një kontrollues memorie që moderon ndërmjet ndërfaqes Avalon-MM dhe ndërfaqes AFI.
  • PHY, i cili shërben si një ndërfaqe ndërmjet kontrolluesit të memories dhe pajisjeve të jashtme të memories për të kryer operacionet e leximit dhe shkrimit.

Figura 6. Sinteza Shembample Dizajni

Nëse jeni duke përdorur veçorinë Ping Pong PHY, sinteza p.shampDizajni përfshin dy gjeneratorë trafiku që lëshojnë komanda për dy pajisje memorie të pavarura përmes dy kontrolluesve të pavarur dhe një PHY të përbashkët, siç tregohet në figurën e mëposhtme.

Figura 7. Sinteza Shembample Dizajn për Ping Pong PHY

Nëse jeni duke përdorur RLDRAM 3, gjeneratori i trafikut në sintezën p.shampdizajni komunikon drejtpërdrejt me PHY duke përdorur AFI, siç tregohet në figurën e mëposhtme.

Figura 8. Sinteza Shembample Dizajni për ndërfaqet RLDRAM 3

Shënim: Nëse një ose më shumë nga parametrat PLL Sharing Mode, DLL Sharing Mode ose OCT Sharing Mode janë caktuar në ndonjë vlerë tjetër përveç No Sharing, sinteza exampDizajni do të përmbajë dy instanca të gjeneratorit të trafikut/ndërfaqes së memories. Dy instancat e gjeneratorit të trafikut/ndërfaqes së kujtesës janë të lidhura vetëm nga lidhjet e përbashkëta PLL/DLL/OCT siç përcaktohet nga cilësimet e parametrave. Instancat e gjeneratorit të trafikut/ndërfaqes së memories demonstrojnë se si mund të bëni lidhje të tilla në dizajnet tuaja.
Shënim: Rrjedha e sintezës së palëve të treta siç përshkruhet në Udhëzuesin e përdorimit të Intel Quartus Prime Standard Edition: Sinteza e palëve të treta nuk është një rrjedhë e mbështetur për EMIF IP.
Informacione të Përafërta
Gjenerimi i dizajnit EMIF të sintetizueshëm Example në

Simulimi Pshample Dizajni
Simulimi p.shampDizajni përmban blloqet kryesore të paraqitura në figurën e mëposhtme.

• Një shembull i sintezës p.shample design. Siç përshkruhet në seksionin e mëparshëm, sinteza p.shampDizajni përmban një gjenerator trafiku dhe një shembull të ndërfaqes së memories. Këto blloqe janë të paracaktuara për modelet abstrakte të simulimit kur është e përshtatshme për simulim të shpejtë.
• Një model memorie, i cili vepron si një model gjenerik që i përmbahet specifikimeve të protokollit të kujtesës. Shpesh, shitësit e memories ofrojnë modele simulimi për komponentët e tyre specifikë të memories që mund t'i shkarkoni nga ata webfaqet.
• Një kontrollues statusi, i cili monitoron sinjalet e statusit nga IP e ndërfaqes së memories së jashtme dhe gjeneratori i trafikut, për të sinjalizuar një gjendje të përgjithshme kalimi ose dështimi.

Figura 9. Simulimi Shemample Dizajni

Nëse jeni duke përdorur veçorinë Ping Pong PHY, simulimi p.shampDizajni përfshin dy gjeneratorë trafiku që lëshojnë komanda për dy pajisje memorie të pavarura përmes dy kontrolluesve të pavarur dhe një PHY të përbashkët, siç tregohet në figurën e mëposhtme.

Figura 10. Simulimi Shemample Dizajn për Ping Pong PHY

Nëse jeni duke përdorur RLDRAM 3, gjeneratori i trafikut në simulimin p.shampdizajni komunikon drejtpërdrejt me PHY duke përdorur AFI, siç tregohet në figurën e mëposhtme.

Figura 11. Simulimi Shemample Dizajni për ndërfaqet RLDRAM 3

Informacione të Përafërta
Gjenerimi i Dizajnit EMIF Example për Simulim në

Example Skeda e Ndërfaqes së Dizajneve
Redaktori i parametrave përfshin një Shembullample Skeda Designs e cila ju lejon të parametrizoni dhe gjeneroni ish-in tuajample dizajne.l
Në dispozicion p.shample Seksioni i Dizajneve
Zgjedhja e dizajnit zgjedhor ju lejon të zgjidhni ish-in e dëshiruarample design. Aktualisht, EMIF Example Design është e vetmja zgjedhje e disponueshme dhe zgjidhet si parazgjedhje.

Historia e rishikimit të dokumentit për ndërfaqet e memories së jashtme Intel Stratix 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit

Versioni i dokumentit	Versioni i Intel Quartus Prime	Ndryshimet
2021.03.29	21.1	• Në ExampFillimi i shpejtë i dizajnit kapitulli, hoqi referencat për simulatorin NCSim*.
2018.09.24	18.1	• Shifrat e përditësuara në Gjenerimi i dizajnit EMIF të sintetizueshëm Example dhe Gjenerimi i Dizajnit EMIF Example për Simulim temave.
2018.05.07	18.0	• Ndryshuar titullin e dokumentit nga Intel Stratix 10 Ndërfaqet e memories së jashtme Dizajni IP ExampUdhëzuesi i Përdoruesit te Ndërfaqet e memories së jashtme Intel Stratix 10 FPGA IP Design ExampUdhëzuesi i Përdoruesit. • Pikat e korrigjuara brenda Mbiview seksioni i Vendosja e kunjave për Intel Stratix 10 EMIF IP temë.

Data	Versioni	Ndryshimet
Nëntor 2017	2017.11.06	Lëshimi fillestar.

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.

Dokumentet / Burimet

Ndërfaqet e memories së jashtme intel Intel Stratix 10 FPGA IP Design Example [pdfUdhëzuesi i përdoruesit Ndërfaqet e memories së jashtme Intel Stratix 10 FPGA IP Design Exampndërfaqet e jashtme, të memories Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example

Referencat

• Manuali i Përdoruesit