Բովանդակություն թաքցնել
1 UG-20219 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP դիզայն Example
2 Դիզայն ExampԱրագ մեկնարկի ուղեցույց արտաքին հիշողության միջերեսների համար Intel Agilex™ FPGA IP
3 Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample
4 Դիզայն ExampԱրտաքին հիշողության միջերեսների նկարագրություն Intel Agilex FPGA IP
5 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example User Guide Archives
6 Արտաքին հիշողության միջերեսների փաստաթղթերի վերանայման պատմություն Intel Agilex FPGA IP դիզայն ExampՕգտագործողի ուղեցույց
7 Փաստաթղթեր / ռեսուրսներ
7.1 Հղումներ
8 Առնչվող գրառումներ

Intel-լոգոն

UG-20219 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP դիզայն Example

UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-product Արտաքին հիշողության միջերեսների մասին Intel® Agilexâ„¢ FPGA IP

Տեղեկություն թողարկման մասին

IP տարբերակները նույնն են, ինչ Intel® Quartus® Prime Design Suite ծրագրային ապահովման տարբերակները մինչև v19.1: Intel Quartus Prime Design Suite ծրագրային ապահովման 19.2 կամ ավելի նոր տարբերակից IP միջուկներն ունեն IP տարբերակման նոր սխեմա: IP տարբերակման սխեմայի (XYZ) համարը փոխվում է ծրագրաշարի մի տարբերակից մյուսը: Փոփոխություն՝

  • X-ը ցույց է տալիս IP-ի հիմնական վերանայումը: Եթե ​​դուք թարմացնում եք ձեր Intel Quartus Prime ծրագրակազմը, դուք պետք է վերականգնեք IP-ն:
  • Y-ը ցույց է տալիս, որ IP-ն ներառում է նոր հնարավորություններ: Վերականգնեք ձեր IP-ն՝ ներառելու այս նոր հնարավորությունները:
  • Z-ը ցույց է տալիս, որ IP-ն ներառում է փոքր փոփոխություններ: Վերականգնեք ձեր IP-ն՝ ներառելու այս փոփոխությունները:
    Նյութ Նկարագրություն
    IP տարբերակ 2.4.2
    Intel Quartus Prime 21.2
    Թողարկման ամսաթիվ 2021.06.21

Դիզայն ExampԱրագ մեկնարկի ուղեցույց արտաքին հիշողության միջերեսների համար Intel Agilex™ FPGA IP

Ավտոմատացված դիզայն, օրինակample flow-ը հասանելի է Intel Agilex™ արտաքին հիշողության միջերեսների համար: The Generate Example Designs կոճակը Example Designs ներդիրը թույլ է տալիս նշել և ստեղծել սինթեզի և մոդելավորման դիզայն, օրինակample file հավաքածուներ, որոնք կարող եք օգտագործել ձեր EMIF IP-ն հաստատելու համար: Դուք կարող եք ստեղծել դիզայնի նախկինampայն, որը համապատասխանում է Intel FPGA-ի մշակման փաթեթին կամ ձեր ստեղծած ցանկացած EMIF IP-ի համար: Դուք կարող եք օգտագործել դիզայնը նախկինampօգնեք ձեր գնահատմանը, կամ որպես ելակետ ձեր սեփական համակարգի համար:

Ընդհանուր դիզայն Example WorkflowsUG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-1

EMIF նախագծի ստեղծում

Intel Quartus Prime ծրագրային ապահովման 17.1 և ավելի նոր տարբերակի համար դուք պետք է ստեղծեք Intel Quartus Prime նախագիծ՝ նախքան EMIF IP-ն և դիզայնի նախկին ստեղծումը:ampլե.

  1. Գործարկեք Intel Quartus Prime ծրագիրը և ընտրեք File ➤ Նոր նախագծի հրաշագործ: Սեղմեք Հաջորդը: Դիզայն ExampԱրագ մեկնարկի ուղեցույց արտաքին հիշողության միջերեսների համար Intel Agilex™ FPGA IP
  2. Նշեք գրացուցակ ( ), Intel Quartus Prime նախագծի անվանումը ( ), և բարձր մակարդակի նախագծային կազմակերպության անվանումը ( ) որը ցանկանում եք ստեղծել: Սեղմեք Հաջորդը:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-3
  3. Ստուգեք, որ Դատարկ նախագիծն ընտրված է: Երկու անգամ սեղմեք Հաջորդը:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-4
  4. «Ընտանիք» բաժնում ընտրեք Intel Agilex:
  5. Անունի ֆիլտրի տակ մուտքագրեք սարքի մասի համարը:
  6. «Հասանելի սարքեր» բաժնում ընտրեք համապատասխան սարքը:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-5
  7. Սեղմեք Ավարտել:

EMIF IP-ի ստեղծում և կարգավորում

Հետևյալ քայլերը ցույց են տալիս, թե ինչպես ստեղծել և կարգավորել EMIF IP-ն: Այս քայլը ստեղծում է DDR4 ինտերֆեյս, սակայն մյուս արձանագրությունների համար քայլերը նման են: (Այս քայլերը հետևում են IP-ի կատալոգի (ինքնուրույն) հոսքին, եթե դրա փոխարեն ընտրում եք օգտագործել Պլատֆորմի դիզայներ (համակարգ) հոսքը, քայլերը նման են:)

  1. IP կատալոգի պատուհանում ընտրեք Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP: (Եթե IP Կատալոգի պատուհանը տեսանելի չէ, ընտրեք View ➤ IP կատալոգ:)UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-6
  2. IP-ի պարամետրի խմբագրիչում տրամադրեք կազմակերպության անուն EMIF IP-ի համար (այստեղ ձեր տրամադրած անունը դառնում է file անունը IP-ի համար) և նշեք գրացուցակը: Սեղմեք Ստեղծել:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-7
  3. Պարամետրերի խմբագրիչն ունի բազմաթիվ ներդիրներ, որտեղ դուք պետք է կարգավորեք պարամետրերը՝ արտացոլելու ձեր EMIF իրականացումը:

Intel Agilex EMIF պարամետրերի խմբագրման ուղեցույցներ
Այս թեման բարձր մակարդակի ուղեցույց է տրամադրում Intel Agilex EMIF IP պարամետրերի խմբագրիչի ներդիրների պարամետրավորման համար:

Աղյուսակ 1. EMIF պարամետրերի խմբագրման ուղեցույցներ

Պարամետրերի խմբագրիչի ներդիր Ուղեցույցներ
Գեներալ Համոզվեք, որ հետևյալ պարամետրերը ճիշտ են մուտքագրվել.

• Սարքի արագության աստիճանը:

• Հիշողության ժամացույցի հաճախականությունը:

• PLL հղման ժամացույցի հաճախականությունը:
Հիշողություն • Այցելեք ձեր հիշողության սարքի տվյալների թերթիկը՝ դրա վրա պարամետրերը մուտքագրելու համար Հիշողություն ներդիր.

• Դուք նաև պետք է մուտքագրեք որոշակի տեղ ALERT# փին-ի համար: (Կիրառվում է միայն DDR4 հիշողության արձանագրության վրա):
Mem I/O • Նախագծի նախնական ուսումնասիրությունների համար կարող եք օգտագործել լռելյայն կարգավորումները

Mem I/O ներդիր.

• Նախագծման առաջադեմ վավերացման համար դուք պետք է կատարեք տախտակի սիմուլյացիա՝ ավարտման օպտիմալ կարգավորումները ստանալու համար:
FPGA I/O • Նախագծի նախնական ուսումնասիրությունների համար կարող եք օգտագործել լռելյայն կարգավորումները

FPGA I/O ներդիր.

• Նախագծման առաջադեմ վավերացման համար դուք պետք է կատարեք տախտակի սիմուլյացիա՝ կապված IBIS մոդելների հետ՝ համապատասխան I/O ստանդարտներ ընտրելու համար:
Mem Timeming • Նախագծի նախնական ուսումնասիրությունների համար կարող եք օգտագործել լռելյայն կարգավորումները

Mem Timeming ներդիր.

• Նախագծման առաջադեմ վավերացման համար դուք պետք է մուտքագրեք պարամետրեր՝ ըստ ձեր հիշողության սարքի տվյալների թերթիկի:
Վերահսկիչ Սահմանեք կարգավորիչի պարամետրերը ձեր հիշողության կարգավորիչի համար ցանկալի կազմաձևման և վարքագծի համաձայն:
Ախտորոշում Դուք կարող եք օգտագործել պարամետրերը Ախտորոշում ներդիր՝ օգնելու փորձարկել և կարգաբերել ձեր հիշողության միջերեսը:
ExampԴիզայններ Այն ExampԴիզայններ ներդիրը թույլ է տալիս ստեղծել դիզայն նախկինումamples սինթեզի և մոդելավորման համար: Ստեղծված դիզայնը նախկինample-ն ամբողջական EMIF համակարգ է, որը բաղկացած է EMIF IP-ից և դրայվերից, որը ստեղծում է պատահական տրաֆիկ՝ հիշողության միջերեսը վավերացնելու համար:

Առանձին պարամետրերի վերաբերյալ մանրամասն տեղեկությունների համար տե՛ս ձեր հիշողության արձանագրության համապատասխան գլուխը Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP օգտագործողի ուղեցույցում:

Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample

Intel Agilex-ի մշակման փաթեթի համար բավական է Intel Agilex EMIF IP-ի կարգավորումների մեծ մասը թողնել իրենց լռելյայն արժեքներով: Սինթեզվող դիզայն ստեղծելու համար, օրինակample, հետևեք հետևյալ քայլերին.

  1. ՆախկինումampԴիզայնի ներդիրում, համոզվեք, որ «Սինթեզ» տուփը նշված է:
    • Եթե ​​դուք իրականացնում եք մեկ ինտերֆեյս, օրինակampնախագծեք, կազմաձևեք EMIF IP-ն և սեղմեք File➤ Պահպանել՝ ընթացիկ կարգավորումը օգտագործողի IP տարբերակում պահելու համար file ( .ip):UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-13
      • Եթե ​​դուք իրականացնում եք նախկինampՆախագծեք բազմաթիվ ինտերֆեյսներով, նշեք IP-ների քանակը ցանկալի քանակի միջերեսներին: Դուք կարող եք տեսնել EMIF ID-ի ընդհանուր թիվը նույնը, ինչ ընտրված IP-ների թիվը: Յուրաքանչյուր ինտերֆեյս կարգավորելու համար հետևեք հետևյալ քայլերին.
    •  Ընտրեք Cal-IP՝ ինտերֆեյսի միացումը Calibration IP-ին նշելու համար:
    • Համապատասխանաբար կարգավորեք EMIF IP-ն Պարամետրերի խմբագրիչի բոլոր ներդիրում:
    • Վերադարձ դեպի ՆախampԴիզայնի ներդիրը և սեղմեք Սեւեռել ցանկալի EMIF ID-ի վրա:
    • Կրկնել a-ից c քայլերը բոլոր EMIF ID-ների համար:
    • Կարող եք սեղմել «Մաքրել» կոճակը՝ ֆիքսված պարամետրերը հեռացնելու համար և կրկնել ա-ից գ քայլերը՝ EMIF IP-ում փոփոխություններ կատարելու համար:
    • Սեղմեք File➤ Պահպանել՝ ընթացիկ կարգավորումը օգտագործողի IP տարբերակում պահելու համար file ( .ip):UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-9
  2. Սեղմեք Ստեղծել նախկինampԴիզայն պատուհանի վերին աջ անկյունում:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-10
  3. Նշեք տեղեկատու EMIF դիզայնի համար, օրինակample և սեղմեք OK: EMIF դիզայնի հաջող սերունդ, օրինակample ստեղծում է հետևյալը fileսահմանված է qii գրացուցակի տակ:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-11
  4. Սեղմեք File ➤ Դուրս եկեք՝ IP Parameter Editor Pro պատուհանից դուրս գալու համար: Համակարգը հուշում է, որ վերջին փոփոխությունները չեն ստեղծվել: Ստեղծե՞լ հիմա: Սեղմեք Ոչ՝ հաջորդ հոսքը շարունակելու համար:
  5. Նախկին բացելու համարample design, սեղմեք File ➤ Բացեք նախագիծը և անցեք դեպի /ample_name>/qii/ed_synth.qpf և սեղմեք Բացել:
    Նշում. Դիզայնը կազմելու և ծրագրավորելու մասին տեղեկությունների համար, օրինակample, հղում
    Կազմել և ծրագրավորել Intel Agilex EMIF Design Exampլե.

Նկար 4. Գեներացված սինթեզվող դիզայն Example File Կառուցվածք

UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-12

Երկու կամ ավելի արտաքին հիշողության միջերեսներով համակարգ կառուցելու մասին տեղեկությունների համար տես Դիզայնի ստեղծում, օրինակampմի քանի EMIF ինտերֆեյսներով, Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP օգտագործողի ուղեցույցում: Բազմաթիվ ինտերֆեյսների վրիպազերծման մասին տեղեկությունների համար տե՛ս «Existing EMIF Toolkit»-ը գոյություն ունեցող դիզայնում, Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP օգտագործողի ուղեցույցում:

Նշում. Եթե ​​չընտրեք «Սիմուլյացիա» կամ «Սինթեզ» վանդակը, ապա նպատակային գրացուցակը պարունակում է միայն «Platform Designer» դիզայնը files, որոնք ուղղակիորեն կոմպիլյացիոն չեն Intel Quartus Prime ծրագրաշարի կողմից, բայց որոնք դուք կարող եք view կամ խմբագրել պլատֆորմի դիզայներում: Այս իրավիճակում կարող եք գործարկել հետևյալ հրամանները՝ սինթեզ և սիմուլյացիա ստեղծելու համար file հավաքածուներ.

  • Կոմպիլյատիվ նախագիծ ստեղծելու համար դուք պետք է գործարկեք quartus_sh -t make_qii_design.tclscript նպատակակետի գրացուցակում:
  • Մոդելավորման նախագիծ ստեղծելու համար դուք պետք է գործարկեք quartus_sh -t make_sim_design.tcl սկրիպտը նպատակակետ գրացուցակում:

Նշում. Եթե ​​դուք ստեղծել եք դիզայնի նախկինample և այնուհետև փոփոխություններ կատարեք դրա մեջ պարամետրերի խմբագրիչում, դուք պետք է վերականգնեք դիզայնը նախկինումampձեր փոփոխությունները տեսնելու համար: Նորաստեղծ դիզայնը նախկինample չի վերագրանցում գոյություն ունեցող դիզայնը, օրինակample files.

Արտադրելով EMIF Design Example մոդելավորման համար

Intel Agilex-ի մշակման փաթեթի համար բավական է Intel Agilex EMIF IP-ի կարգավորումների մեծ մասը թողնել իրենց լռելյայն արժեքներով: Դիզայնը ստեղծելու համար, օրինակampսիմուլյացիայի համար հետևեք հետևյալ քայլերին.

  1. ՆախկինումampԴիզայններ ներդիրում, համոզվեք, որ Simulation վանդակը ստուգված է: Նաև ընտրեք պահանջվող Simulation HDL ձևաչափը՝ Verilog կամ VHDL:
  2. Կարգավորեք EMIF IP-ն և սեղմեք File ➤ Պահպանել՝ ընթացիկ կարգավորումը օգտագործողի IP տարբերակում պահելու համար file ( .ip):
  3. Սեղմեք Ստեղծել նախկինampԴիզայն պատուհանի վերին աջ անկյունում:
  4. Նշեք տեղեկատու EMIF դիզայնի համար, օրինակample և սեղմեք OK: EMIF դիզայնի հաջող սերունդ, օրինակample ստեղծում է բազմակի file հավաքածուներ տարբեր աջակցվող սիմուլյատորների համար՝ sim/ed_sim գրացուցակի տակ:
  5. Սեղմեք File ➤ Դուրս եկեք՝ IP Parameter Editor Pro պատուհանից դուրս գալու համար: Համակարգը հուշում է, որ վերջին փոփոխությունները չեն ստեղծվել: Ստեղծե՞լ հիմա: Սեղմեք Ոչ՝ հաջորդ հոսքը շարունակելու համար:

Գեներացված սիմուլյացիոն դիզայն Example File ԿառուցվածքUG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-15

Նշում. Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP-ն ներկայումս աջակցում է միայն VCS, ModelSim/QuestaSim և Xcelium սիմուլյատորներին: Հետագա թողարկումներում նախատեսվում է սիմուլյատորի լրացուցիչ աջակցություն:

Նշում. Եթե ​​չընտրեք «Սիմուլյացիա» կամ «Սինթեզ» վանդակը, ապա նպատակային գրացուցակը պարունակում է միայն «Platform Designer» դիզայնը files, որոնք ուղղակիորեն կոմպիլյացիոն չեն Intel Quartus Prime ծրագրաշարի կողմից, բայց որոնք դուք կարող եք view կամ խմբագրել պլատֆորմի դիզայներում: Այս իրավիճակում կարող եք գործարկել հետևյալ հրամանները՝ սինթեզ և սիմուլյացիա ստեղծելու համար file հավաքածուներ.

  • Կոմպիլյատիվ նախագիծ ստեղծելու համար դուք պետք է գործարկեք quartus_sh -t make_qii_design.tcl սկրիպտը նպատակակետ գրացուցակում:
  • Մոդելավորման նախագիծ ստեղծելու համար դուք պետք է գործարկեք quartus_sh -t make_sim_design.tcl սկրիպտը նպատակակետ գրացուցակում:

Նշում. Եթե ​​դուք ստեղծել եք դիզայնի նախկինample և այնուհետև փոփոխություններ կատարեք դրա մեջ պարամետրերի խմբագրիչում, դուք պետք է վերականգնեք դիզայնը նախկինումampձեր փոփոխությունները տեսնելու համար: Նորաստեղծ դիզայնը նախկինample չի վերագրանցում գոյություն ունեցող դիզայնը, օրինակample files.

Մոդելավորում ընդդեմ ապարատային ներդրման
Արտաքին հիշողության ինտերֆեյսի մոդելավորման համար IP-ի ստեղծման ժամանակ կարող եք ընտրել կամ բաց թողնել տրամաչափումը կամ ամբողջական չափաբերումը Ախտորոշման ներդիրում:

EMIF մոդելավորման մոդելներ
Այս աղյուսակը համեմատում է բաց թողնման և ամբողջական տրամաչափման մոդելների բնութագրերը:

Աղյուսակ 2. EMIF սիմուլյացիայի մոդելներ. Բաց թողնման աստիճանավորումն ընդդեմ ամբողջական չափորոշման

Բաց թողնել տրամաչափումը Ամբողջական աստիճանավորում
Համակարգի մակարդակի մոդելավորում՝ կենտրոնանալով օգտագործողի տրամաբանության վրա: Հիշողության ինտերֆեյսի մոդելավորում՝ կենտրոնանալով տրամաչափման վրա:
Կալիբրացիայի մանրամասները չեն ֆիքսվում: Գրավում է բոլոր սtagչափաբերման էս.
Ունի տվյալների պահպանման և առբերման հնարավորություն: Ներառում է հարթեցում, մեկ բիթային շերտաձև և այլն:
Ներկայացնում է ճշգրիտ արդյունավետությունը:
Չի համարում տախտակի թեքություն:

RTL սիմուլյացիա ընդդեմ ապարատային ներդրման
Այս աղյուսակը ընդգծում է հիմնական տարբերությունները EMIF մոդելավորման և ապարատային ներդրման միջև:

Աղյուսակ 3. EMIF RTL մոդելավորում ընդդեմ ապարատային ներդրման

RTL մոդելավորում Սարքավորումների ներդրում
Nios® սկզբնավորման և տրամաչափման կոդը կատարվում են զուգահեռ: Nios-ի սկզբնավորումը և չափաբերման կոդը կատարվում են հաջորդաբար:
Ինտերֆեյսները սիմուլյացիայի ժամանակ միաժամանակ հաստատում են cal_done ազդանշանը: Հարմարեցման գործողությունները որոշում են տրամաչափման կարգը, և միջերեսները միաժամանակ չեն հաստատում cal_done-ը:

Դուք պետք է գործարկեք RTL սիմուլյացիաներ՝ հիմնված երթևեկության օրինաչափությունների վրա ձեր դիզայնի կիրառման համար: Նկատի ունեցեք, որ RTL մոդելավորումը չի մոդելավորում PCB-ի հետագծման ուշացումները, որոնք կարող են առաջացնել RTL մոդելավորման և ապարատային ներդրման միջև ուշացման անհամապատասխանություն:

 Արտաքին հիշողության ինտերֆեյսի IP մոդելավորում ModelSim-ով
Այս ընթացակարգը ցույց է տալիս, թե ինչպես կարելի է մոդելավորել EMIF դիզայնը նախկինումampլե.

  1. Գործարկեք Mentor Graphics* ModelSim ծրագիրը և ընտրեք File ➤ Փոխել գրացուցակը: Նավարկեք sim/ed_sim/mentor գրացուցակը ստեղծված դիզայնի նախկինումample թղթապանակ.
  2. Համոզվեք, որ «Տառագրություն» պատուհանը ցուցադրվում է էկրանի ներքևում: Եթե ​​Transcript պատուհանը տեսանելի չէ, ցուցադրեք այն սեղմելով View ➤ Ձայնագրություն.
  3. Transcript պատուհանում գործարկեք աղբյուրը msim_setup.tcl:
  4. Աղբյուրի msim_setup.tcl-ն ավարտելուց հետո գործարկեք ld_debug-ը Transcript պատուհանում:
  5. Այն բանից հետո, երբ ld_debug-ն ավարտի գործարկումը, ստուգեք, որ ցուցադրված է Objects պատուհանը: Եթե ​​օբյեկտների պատուհանը տեսանելի չէ, ցուցադրեք այն սեղմելով View ➤ Օբյեկտներ.
  6. Օբյեկտների պատուհանում ընտրեք այն ազդանշանները, որոնք ցանկանում եք մոդելավորել՝ աջ սեղմելով և ընտրելով Ավելացնել ալիք:
  7. Մոդելավորման համար ազդանշանների ընտրությունն ավարտելուց հետո «Transcript» պատուհանում կատարեք «run -all»: Սիմուլյացիան գործում է մինչև այն ավարտվի:
  8. Եթե ​​սիմուլյացիան տեսանելի չէ, սեղմեք View ➤ Ալիք.

Pin-ի տեղադրում Intel Agilex EMIF IP-ի համար
Այս թեման ուղեցույցներ է տալիս քորոցների տեղադրման համար:

Ավարտվել էview
Intel Agilex FPGA-ներն ունեն հետևյալ կառուցվածքը.

  • Յուրաքանչյուր սարք պարունակում է մինչև 8 I/O բանկ:
  • Յուրաքանչյուր I/O բանկ պարունակում է 2 sub-I/O բանկ:
  • Յուրաքանչյուր sub-I/O բանկ պարունակում է 4 գոտի:
  • Յուրաքանչյուր գիծ պարունակում է 12 ընդհանուր նշանակության I/O (GPIO) կապում:

Ընդհանուր փին ուղեցույցներ
Ստորև բերված են քորոցների ընդհանուր ուղեցույցներ:

Նշում. PIN-ի մասին ավելի մանրամասն տեղեկությունների համար տե՛ս Intel Agilex FPGA EMIF IP փին և ռեսուրսների պլանավորում բաժինը ձեր արտաքին հիշողության արձանագրության պրոտոկոլին հատուկ գլխում, Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP-ի օգտագործողի ուղեցույցում:

  • Համոզվեք, որ տվյալ արտաքին հիշողության միջերեսի քորոցները գտնվում են նույն I/O շարքում:
  • Ինտերֆեյսները, որոնք ընդգրկում են բազմաթիվ բանկեր, պետք է համապատասխանեն հետևյալ պահանջներին.
    •  Բանկերը պետք է հարակից լինեն միմյանց. Հարակից բանկերի մասին տեղեկությունների համար տե՛ս EMIF Architecture. I/O Bank թեման արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Օգտագործողի ուղեցույցում:
  •  Բոլոր հասցեները, հրամանները և կապակցված փիները պետք է գտնվեն մեկ ենթաբանկում:
  • Հասցեի և հրամանների և տվյալների քորոցները կարող են կիսել ենթաբանկը հետևյալ պայմաններով.
    • Հասցեների և հրամանների և տվյալների փիները չեն կարող կիսել I/O գիծը:
    • Հասցեների և հրամանների բանկում միայն չօգտագործված մուտքի/ելքի գիծը կարող է պարունակել տվյալների կապիչներ:

Աղյուսակ 4. Ընդհանուր կապի սահմանափակումներ

Ազդանշանի տեսակը Սահմանափակում
Data Strobe DQ խմբին պատկանող բոլոր ազդանշանները պետք է գտնվեն նույն I/O գոտում:
Տվյալներ Կապակցված DQ կապանքները պետք է գտնվեն նույն I/O գծում: Արձանագրությունների համար, որոնք չեն աջակցում երկկողմանի տվյալների գծեր, կարդալու ազդանշանները պետք է խմբավորվեն գրելու ազդանշաններից առանձին:
Հասցե և հրաման Հասցեի և Հրամանի փիները պետք է գտնվեն I/O ենթաբանկի նախապես սահմանված վայրերում:

Նշում. PIN-ի մասին ավելի մանրամասն տեղեկությունների համար տե՛ս Intel Agilex FPGA EMIF IP փին և ռեսուրսների պլանավորում բաժինը ձեր արտաքին հիշողության արձանագրության պրոտոկոլին հատուկ գլխում, Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP-ի օգտագործողի ուղեցույցում:

  • Համոզվեք, որ տվյալ արտաքին հիշողության միջերեսի քորոցները գտնվում են նույն I/O շարքում:
  • Ինտերֆեյսները, որոնք ընդգրկում են բազմաթիվ բանկեր, պետք է համապատասխանեն հետևյալ պահանջներին.
    • Բանկերը պետք է հարակից լինեն միմյանց. Հարակից բանկերի մասին տեղեկությունների համար տե՛ս EMIF Architecture. I/O Bank թեման արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Օգտագործողի ուղեցույցում:
  • Բոլոր հասցեները, հրամանները և կապակցված փիները պետք է գտնվեն մեկ ենթաբանկում:
  • Հասցեի և հրամանների և տվյալների քորոցները կարող են կիսել ենթաբանկը հետևյալ պայմաններով.
    • Հասցեների և հրամանների և տվյալների փիները չեն կարող կիսել I/O գիծը:
    • Հասցեների և հրամանների բանկում միայն չօգտագործված մուտքի/ելքի գիծը կարող է պարունակել տվյալների կապիչներ:

Դիզայնի ստեղծում, օրինակample TG կոնֆիգուրացիայի տարբերակով

Ստեղծված EMIF դիզայնը նախկինample-ն ներառում է երթևեկության գեներատորի բլոկ (TG): Լռելյայնորեն, դիզայնը նախկինample-ն օգտագործում է պարզ TG բլոկ (altera_tg_avl), որը կարող է վերակայվել միայն կոշտ կոդավորված երթևեկության օրինաչափությունը վերագործարկելու համար: Անհրաժեշտության դեպքում, փոխարենը կարող եք միացնել կարգավորելի երթևեկության գեներատորը (TG2): Կարգավորվող երթևեկության գեներատորում (TG2) (altera_tg_avl_2), դուք կարող եք իրական ժամանակում կարգավորել երթևեկության օրինաչափությունը կառավարման ռեգիստրների միջոցով, ինչը նշանակում է, որ դուք ստիպված չեք լինի վերակազմավորել դիզայնը՝ երթևեկության օրինաչափությունը փոխելու կամ վերագործարկելու համար: Այս երթևեկության գեներատորը հիանալի հսկողություն է ապահովում երթևեկության տեսակի վրա, որն ուղարկում է EMIF կառավարման ինտերֆեյսի վրա: Բացի այդ, այն տրամադրում է կարգավիճակի ռեգիստրներ, որոնք պարունակում են մանրամասն տեղեկություններ ձախողման մասին:

Երթևեկության գեներատորի միացում դիզայնում, օրինակample

Դուք կարող եք միացնել կարգավորելի երթևեկության գեներատորը EMIF պարամետրերի խմբագրիչի «Ախտորոշում» ներդիրից: Կարգավորվող երթևեկության գեներատորը միացնելու համար Ախտորոշում ներդիրում միացրեք «Օգտագործել կարգավորելի Avalon տրաֆիկի գեներատոր 2.0»-ը:

Նկար 6.UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-16

  • Դուք կարող եք անջատել կանխադրված երթևեկության օրինաչափությունըtagե կամ օգտագործողի կազմաձևված տրաֆիկ stage, բայց դուք պետք է ունենաք առնվազն մեկ stage միացված է: Այս սtages, տես Երթևեկության կանխադրված ձևը և օգտագործողի կողմից կազմաձևված երթևեկության նախշը Արտաքին հիշողության միջերեսներում Intel Agilex FPGA IP օգտագործողի ուղեցույցում:
  • TG2 թեստի տևողության պարամետրը կիրառվում է միայն կանխադրված երթևեկության օրինաչափության համար: Դուք կարող եք ընտրել թեստի տևողությունը՝ կարճ, միջին կամ անսահման:
  • Դուք կարող եք ընտրել երկու արժեքներից որևէ մեկը TG2 Կազմաձևման ինտերֆեյսի ռեժիմի պարամետրի համար.
    • JTAG: Թույլ է տալիս օգտագործել GUI-ը համակարգի վահանակում: Լրացուցիչ տեղեկությունների համար տե՛ս Traffic Generator Configuration Interface in Intel Agilex FPGA IP User Guide Արտաքին հիշողության միջերեսներում:
    • Արտահանում: Թույլ է տալիս օգտագործել հատուկ RTL տրամաբանությունը՝ վերահսկելու երթևեկության օրինաչափությունը:

Օգտագործելով Դիզայնը Example EMIF Debug Toolkit-ով

Նախքան EMIF Debug Toolkit-ը գործարկելը, համոզվեք, որ ձեր սարքը ծրագրավորել եք file որի վրա միացված է EMIF վրիպազերծման գործիքակազմը: EMIF Debug Toolkit-ը գործարկելու համար հետևեք հետևյալ քայլերին.

  1. Intel Quartus Prime ծրագրաշարում բացեք System Console-ը՝ ընտրելով Tools ➤ System Debugging Tools ➤ System Console:
  2. [Բաց թողեք այս քայլը, եթե ձեր նախագիծն արդեն բաց է Intel Quartus Prime ծրագրաշարում:] System Console-ում բեռնեք SRAM օբյեկտը file (.sof), որով դուք ծրագրավորել եք տախտակը (ինչպես նկարագրված է EMIF Debug Toolkit-ի օգտագործման նախապայմաններում, Արտաքին հիշողության ինտերֆեյսներում Intel Agilex FPGA IP օգտագործողի ուղեցույցում):
  3. Ընտրեք վրիպազերծման օրինակներ:
  4. Ընտրեք EMIF Calibration Debug Toolkit EMIF calibration debugging-ի համար, ինչպես նկարագրված է Generating a Design Ex-ում:ample Calibration Debug Option-ով: Որպես այլընտրանք, ընտրեք EMIF TG Կազմաձևման գործիքակազմը երթևեկության գեներատորի վրիպազերծման համար, ինչպես նկարագրված է «Գեներացնել դիզայնի օրինակ» բաժնում:ample TG կոնֆիգուրացիայի տարբերակով:
  5. Սեղմեք Open Toolkit՝ հիմնականը բացելու համար view EMIF վրիպազերծման գործիքակազմից:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-17UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-18
  6. Եթե ​​ծրագրավորված դիզայնում կան բազմաթիվ EMIF դեպքեր, ընտրեք սյունակը (ուղին դեպի JTAG master) և EMIF օրինակի հիշողության միջերեսի ID, որի համար պետք է ակտիվացվի գործիքակազմը:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-19
  7. Սեղմեք Ակտիվացնել միջերեսը, որպեսզի գործիքակազմը կարողանա կարդալ ինտերֆեյսի պարամետրերը և տրամաչափման կարգավիճակը:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-20
  8. Դուք պետք է վրիպազերծեք մեկ ինտերֆեյս. հետևաբար, դիզայնի մեկ այլ ինտերֆեյսին միանալու համար նախ պետք է անջատեք ընթացիկ ինտերֆեյսը:

Հետևյալներն են նախկինampհաշվետվություններ EMIF Calibration Debug Toolkit-ից և EMIF TG Configuration Toolkit-ից, համապատասխանաբար:UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-22UG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-23

Նշում. Կալիբրացման վրիպազերծման վերաբերյալ մանրամասների համար տե՛ս «Վրիպազերծում արտաքին հիշողության միջերեսի վրիպազերծման գործիքակազմով», «Արտաքին հիշողության միջերեսներ» Intel Agilex FPGA IP օգտագործողի ուղեցույցում:

Նշում. Երթևեկության գեներատորի վրիպազերծման վերաբերյալ մանրամասների համար տես «Traffic Generator Configuration User Interface»՝ Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Օգտագործողի ուղեցույցում:

Դիզայն ExampԱրտաքին հիշողության միջերեսների նկարագրություն Intel Agilex FPGA IP

Երբ պարամետրավորում և գեներացնում եք ձեր EMIF IP-ն, կարող եք նշել, որ համակարգը ստեղծի դիրեկտորիաներ մոդելավորման և սինթեզի համար file սահմանում և առաջացնում է file ավտոմատ կերպով սահմանվում է: Եթե ​​ընտրում եք «Սիմուլյացիա» կամ «Սինթեզ»՝ «Example Դիզայն Files վրա նախկինample Designs ներդիրում, համակարգը ստեղծում է ամբողջական սիմուլյացիա file հավաքածու կամ ամբողջական սինթեզ file հավաքածու՝ ձեր ընտրությամբ:

Սինթեզի դիզայն Example
Սինթեզի ձևավորում, օրինակample-ն պարունակում է ստորև նկարում ներկայացված հիմնական բլոկները:

  • Երթևեկության գեներատոր, որը սինթեզվող Avalon®-MM է նախկինումampվարորդ, որն իրականացնում է ընթերցումների և գրելու կեղծ-պատահական օրինաչափություն պարամետրացված թվով հասցեների վրա: Երթևեկության գեներատորը նաև վերահսկում է հիշողությունից կարդացվող տվյալները՝ համոզվելու համար, որ դրանք համընկնում են գրված տվյալների հետ և հակառակ դեպքում հաստատում են ձախողում:
  • Հիշողության ինտերֆեյսի օրինակ, որը ներառում է.
    • Հիշողության կարգավորիչ, որը չափավորվում է Avalon-MM ինտերֆեյսի և AFI միջերեսի միջև:
    • PHY, որը ծառայում է որպես ինտերֆեյս հիշողության կարգավորիչի և արտաքին հիշողության սարքերի միջև՝ կարդալու և գրելու գործողություններ կատարելու համար:

Նկար 7. Սինթեզի ձևավորում ExampleUG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-24

Նշում. Եթե ​​PLL Sharing Mode-ի, DLL Sharing Mode-ի կամ OCT Sharing Mode-ի պարամետրերից մեկը կամ մի քանիսը դրված են որևէ արժեքի, քան No Sharing-ը, ապա սինթեզի դիզայնը նախկին.ample-ը կպարունակի երկու երթևեկության գեներատոր/հիշողության միջերես: Երթևեկության գեներատորի/հիշողության ինտերֆեյսի երկու օրինակները կապված են միայն ընդհանուր PLL/DLL/OCT կապերով, ինչպես սահմանված է պարամետրի կարգավորումներով: Երթևեկության գեներատորի/հիշողության ինտերֆեյսի օրինակները ցույց են տալիս, թե ինչպես կարող եք նման միացումներ կատարել ձեր սեփական ձևավորումներում:

Սիմուլյացիոն դիզայն Example
Մոդելավորման ձևավորում, օրինակample-ն պարունակում է հիմնական բլոկները, որոնք ներկայացված են հետևյալ նկարում:

  • Սինթեզի դիզայնի օրինակ, օրինակampլե. Ինչպես նկարագրված է նախորդ բաժնում, սինթեզի դիզայնը նախկինample-ն պարունակում է երթևեկության գեներատոր, տրամաչափման բաղադրիչ և հիշողության միջերեսի օրինակ: Այս բլոկները լռելյայն օգտագործում են վերացական մոդելավորման մոդելներ, որտեղ հարմար է արագ սիմուլյացիայի համար:
  • Հիշողության մոդել, որը գործում է որպես ընդհանուր մոդել, որը հավատարիմ է հիշողության արձանագրության բնութագրերին: Հաճախ, հիշողության վաճառողները տրամադրում են մոդելավորման մոդելներ իրենց հատուկ հիշողության բաղադրիչների համար, որոնք կարող եք ներբեռնել նրանցից webկայքեր.
  • Կարգավիճակի ստուգիչ, որը վերահսկում է կարգավիճակի ազդանշանները արտաքին հիշողության ինտերֆեյսի IP-ից և երթևեկության գեներատորից՝ ազդարարելու ընդհանուր անցման կամ ձախողման վիճակը:

Նկար 10. Մոդելավորման ձևավորում ExampleUG-20219-External-Memory-Interfaces-Intel-Agilex-FPGA-IP-Design-Example-fig-25

ExampԴիզայնի ինտերֆեյսի ներդիր
Պարամետրերի խմբագրիչը ներառում է Example Designs ներդիրը, որը թույլ է տալիս պարամետրացնել և ստեղծել ձեր դիզայնը նախկինումamples.

Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example User Guide Archives

IP տարբերակները նույնն են, ինչ Intel Quartus Prime Design Suite ծրագրային ապահովման տարբերակները մինչև v19.1: Intel Quartus Prime Design Suite ծրագրային ապահովման 19.2 կամ ավելի նոր տարբերակից IP-ները ունեն IP տարբերակման նոր սխեմա: Եթե ​​IP-ի հիմնական տարբերակը նշված չէ, ապա կիրառվում է նախորդ IP-ի հիմնական տարբերակի օգտագործման ուղեցույցը:

IP Core տարբերակը Օգտագործողի ուղեցույց
2.4.0 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example User Guide Archives
2.3.0 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example User Guide Archives
2.1.0 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example User Guide Archives
19.3 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example User Guide Archives

Արտաքին հիշողության միջերեսների փաստաթղթերի վերանայման պատմություն Intel Agilex FPGA IP դիզայն ExampՕգտագործողի ուղեցույց

Փաստաթղթի տարբերակը Intel Quartus Prime տարբերակը IP տարբերակ Փոփոխություններ
2021.06.21 21.2 2.4.2 -ում Դիզայն Exampարագ մեկնարկ գլուխ:

• Ավելացրել է նշում Կազմել և ծրագրավորել Intel Agilex EMIF Design Example թեմա.

• Փոփոխել է վերնագիրը Դիզայնի ստեղծում, օրինակample Calibration Debug Option-ով թեմա.

• Ավելացրել է Դիզայնի ստեղծում, օրինակample TG կոնֆիգուրացիայի տարբերակով և Երթևեկության գեներատորի միացում դիզայնում, օրինակample թեմաներ.

• Փոփոխել են 2-րդ, 3-րդ և 4-րդ քայլերը, թարմացրել են մի քանի թվեր և ավելացրել են նշում Օգտագործելով Դիզայնը Example EMIF Debug Toolkit-ով թեմա.
2021.03.29 21.1 2.4.0 -ում Դիզայն Exampարագ մեկնարկ գլուխ:

• Ավելացրել է նշում Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample և Արտադրելով EMIF Design Example մոդելավորման համար թեմաներ.

• Թարմացվել է File Կառուցվածքային գծապատկերում Արտադրելով EMIF Design Example մոդելավորման համար թեմա.
2020.12.14 20.4 2.3.0 -ում Դիզայն Exampարագ մեկնարկ գլուխը կատարել է հետևյալ փոփոխությունները.

• Թարմացվել է Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample թեմա, որը ներառում է բազմաբնույթ EMIF նախագծեր:

• Թարմացվել է 3-րդ քայլի նկարը Արտադրելով EMIF Design Example մոդելավորման համար թեմա.
2020.10.05 20.3 2.3.0 -ում Դիզայն Exampարագ մեկնարկի ուղեցույց գլուխը կատարել է հետևյալ փոփոխությունները.

• Մեջ EMIF նախագծի ստեղծում, թարմացրել է պատկերը քայլ 6-ում:

• Մեջ Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample, թարմացրել է 3-րդ քայլի նկարը:

• Մեջ Արտադրելով EMIF Design Example մոդելավորման համար, թարմացրել է 3-րդ քայլի նկարը:

• Մեջ Մոդելավորում ընդդեմ ապարատային ներդրման, ուղղել է երկրորդ աղյուսակի չնչին տառասխալը։

• Մեջ Օգտագործելով Դիզայնը Example EMIF Debug Toolkit-ով, փոփոխվել է 6-րդ քայլը, ավելացվել են 7-րդ և 8-րդ քայլերը:
շարունակել…
Փաստաթղթի տարբերակը Intel Quartus Prime տարբերակը IP տարբերակ Փոփոխություններ
2020.04.13 20.1 2.1.0 • Ի Մոտ գլխում, փոփոխել է աղյուսակը

Տեղեկություն թողարկման մասին թեմա.

• Ի Դիզայն Exampարագ մեկնարկի ուղեցույց

գլուխ:

— Փոփոխվել է 7-րդ քայլը և դրա հետ կապված պատկերը Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample թեմա.

- Փոփոխվել է Դիզայնի առաջացում Example Debug Option-ով թեմա.

- Փոփոխվել է Օգտագործելով Դիզայնը Example EMIF Debug Toolkit-ով թեմա.
2019.12.16 19.4 2.0.0 • Ի Դիզայն Exampարագ մեկնարկ գլուխ:

— Թարմացվել է 6-րդ քայլի նկարազարդումը

EMIF նախագծի ստեղծում թեմա.

— Թարմացվել է 4-րդ քայլի նկարազարդումը Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample թեմա.

— Թարմացվել է 4-րդ քայլի նկարազարդումը Արտադրելով EMIF Design Example մոդելավորման համար թեմա.

— Փոփոխված քայլ 5-ում Արտադրելով EMIF Design Example մոդելավորման համար թեմա.

- Փոփոխվել է Ընդհանուր փին ուղեցույցներ և Հարակից բանկեր -ի հատվածները Pin-ի տեղադրում Intel Agilex EMIF IP-ի համար թեմա.
2019.10.18 19.3   • Ի EMIF նախագծի ստեղծում թեմա, թարմացրել է պատկերը 6-րդ կետով։

• Ի EMIF IP-ի ստեղծում և կարգավորում

թեմա, թարմացրեց նկարը 1-ին քայլով:

• Աղյուսակում Intel Agilex EMIF պարամետրերի խմբագրման ուղեցույցներ թեմա, փոխել է նկարագրությունը Վարչություն ներդիր.

• Ի Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample և Արտադրելով EMIF Design Example մոդելավորման համար թեմաներ, թարմացրել է պատկերը յուրաքանչյուր թեմայի 3-րդ քայլում:

• Ի Արտադրելով EMIF Design Example մոդելավորման համար թեման, թարմացվել է Գեներացված սիմուլյացիոն դիզայն Example File Կառուցվածք նկարը և փոփոխել նկարին հաջորդող նշումը:

• Ի Սինթեզվող EMIF դիզայնի ստեղծում, օրինակample թեմա, ավելացրել է մի քայլ և պատկեր բազմաթիվ միջերեսների համար:
2019.07.31 19.2 1.2.0 • Ավելացված է Արտաքին հիշողության միջերեսների մասին Intel Agilex FPGA IP գլուխ և թողարկման տեղեկատվություն:

• Թարմացված ամսաթվերը և տարբերակների համարները:

• Փոքր բարելավում է Սինթեզի դիզայն Example պատկերված է Սինթեզի դիզայն Example թեմա.
2019.04.02 19.1   • Նախնական թողարկում:

Արտաքին հիշողության միջերեսների փաստաթղթերի վերանայման պատմություն Intel Agilex FPGA IP դիզայն ExampՕգտագործողի ուղեցույց

Փաստաթղթեր / ռեսուրսներ

intel UG-20219 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example [pdf] Օգտագործողի ուղեցույց
UG-20219 Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP դիզայն Example, UG-20219, Արտաքին հիշողության միջերեսներ Intel Agilex FPGA IP Design Example, Interfaces Intel Agilex FPGA IP Design Example, Agilex FPGA IP դիզայն Example

Հղումներ

Առնչվող գրառումներ

Թողնել մեկնաբանություն

Ձեր էլփոստի հասցեն չի հրապարակվի: Պարտադիր դաշտերը նշված են *