UG-20219 Interfejsy pamięci zewnętrznej Intel Agilex FPGA IP Design Example

Informacje o interfejsach pamięci zewnętrznej Intel® Agilex™ FPGA IP

Informacje o wydaniu

Wersje IP są takie same, jak wersje oprogramowania Intel® Quartus® Prime Design Suite do wersji 19.1. Od oprogramowania Intel Quartus Prime Design Suite w wersji 19.2 lub nowszej rdzenie IP mają nowy schemat wersjonowania IP. Numer schematu wersjonowania IP (XYZ) zmienia się z jednej wersji oprogramowania na drugą. Zmiana w:

• X wskazuje na istotną zmianę OD. Jeśli aktualizujesz oprogramowanie Intel Quartus Prime, musisz ponownie wygenerować adres IP.
• Y wskazuje, że adres IP zawiera nowe funkcje. Zregeneruj swój adres IP, aby uwzględnić te nowe funkcje.
• Z wskazuje, że IP zawiera drobne zmiany. Zregeneruj swój adres IP, aby uwzględnić te zmiany.
  

  Przedmiot	Opis
  Wersja IP	2.4.2
  Intel® Quartus Prime™	21.2
  Data wydania	2021.06.21

Projekt Example Skrócona instrukcja obsługi interfejsów pamięci zewnętrznej Intel Agilex™ FPGA IP

Zautomatyzowany projekt npampprzepływ plików jest dostępny dla zewnętrznych interfejsów pamięci Intel Agilex™. Wygeneruj Exampprzycisk Projekty na ExampZakładka le Designs pozwala określić i wygenerować projekt syntezy i symulacji npample file zestawy, których można użyć do sprawdzenia poprawności adresu IP EMIF. Możesz wygenerować projekt npampplik, który pasuje do zestawu programistycznego Intel FPGA lub dowolnego wygenerowanego adresu IP EMIF. Możesz użyć wzoru npampjako pomoc w ocenie lub jako punkt wyjścia dla własnego systemu.

Ogólny projekt ExampPrzepływy pracy

Tworzenie projektu EMIF

W przypadku oprogramowania Intel Quartus Prime w wersji 17.1 lub nowszej należy utworzyć projekt Intel Quartus Prime przed wygenerowaniem adresu IP EMIF i projektu example.

1. Uruchom oprogramowanie Intel Quartus Prime i wybierz File ➤ Kreator nowego projektu. Kliknij Następny. projekt Example Skrócona instrukcja obsługi interfejsów pamięci zewnętrznej Intel Agilex™ FPGA IP
2. Określ katalog ( ), nazwa projektu Intel Quartus Prime ( ) i nazwa jednostki projektowej najwyższego poziomu ( ), które chcesz utworzyć. Kliknij Następny.
3. Sprawdź, czy wybrano opcję Pusty projekt. Kliknij przycisk Dalej dwa razy.
4. W obszarze Rodzina wybierz opcję Intel Agilex.
5. W obszarze Filtr nazw wpisz numer katalogowy urządzenia.
6. W obszarze Dostępne urządzenia wybierz odpowiednie urządzenie.
7. Kliknij Zakończ.

Generowanie i konfigurowanie adresu IP EMIF

Poniższe kroki ilustrują sposób generowania i konfigurowania adresu IP EMIF. Ten przewodnik tworzy interfejs DDR4, ale kroki są podobne w przypadku innych protokołów. (Te kroki są zgodne z przepływem wykazu adresów IP (autonomicznym); jeśli zamiast tego zdecydujesz się użyć przepływu projektanta platformy (system), kroki są podobne).

1. W oknie Katalog IP wybierz opcję Zewnętrzne interfejsy pamięci Intel Agilex FPGA IP. (Jeśli okno Katalog IP nie jest widoczne, wybierz View ➤ Katalog IP.)
2. W Edytorze parametrów IP podaj nazwę jednostki dla adresu IP EMIF (nazwa, którą tu podasz, stanie się nazwą file nazwę dla adresu IP) i podaj katalog. Kliknij Utwórz.
3. Edytor parametrów ma wiele kart, na których należy skonfigurować parametry, aby odzwierciedlały implementację EMIF.

Wskazówki dotyczące edytora parametrów Intel Agilex EMIF
Ten temat zawiera ogólne wskazówki dotyczące parametryzacji kart w edytorze parametrów Intel Agilex EMIF IP.

Tabela 1. Wytyczne dotyczące edytora parametrów EMIF

Aby uzyskać szczegółowe informacje na temat poszczególnych parametrów, zapoznaj się z odpowiednim rozdziałem dotyczącym protokołu pamięci w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.

Generowanie syntezowalnego projektu EMIF Example

W przypadku zestawu programistycznego Intel Agilex wystarczy pozostawić większość ustawień Intel Agilex EMIF IP na wartościach domyślnych. Aby wygenerować możliwy do syntezy projekt, npample, wykonaj następujące kroki:

1. Na Example Designs, upewnij się, że pole Synthesis jest zaznaczone.
   • Jeśli wdrażasz pojedynczy interfejs, npampprojekt pliku, skonfiguruj adres IP EMIF i kliknij File➤ Zapisz, aby zapisać bieżące ustawienie w odmianie adresu IP użytkownika file ( .ip).
     • Jeśli wdrażasz exampprojekt pliku z wieloma interfejsami, określ liczbę adresów IP dla żądanej liczby interfejsów. Możesz zobaczyć całkowitą liczbę identyfikatorów EMIF taką samą, jak wybrana liczba adresów IP. Wykonaj następujące kroki, aby skonfigurować każdy interfejs:
   •  Wybierz Cal-IP, aby określić połączenie interfejsu z adresem IP kalibracji.
   • Skonfiguruj odpowiednio adres IP EMIF we wszystkich zakładkach Edytora parametrów.
   • Powrót do eksample Projektowanie i kliknij opcję Przechwyć na żądanym identyfikatorze EMIF.
   • Powtórz kroki od a do c dla wszystkich identyfikatorów EMIF.
   • Możesz kliknąć przycisk Wyczyść, aby usunąć przechwycone parametry i powtórzyć krok od a do c, aby wprowadzić zmiany w adresie IP EMIF.
   • Trzask File➤ Zapisz, aby zapisać bieżące ustawienie w odmianie adresu IP użytkownika file ( .ip).
2. Kliknij Generuj Example Projekt w prawym górnym rogu okna.
3. Określ katalog dla projektu EMIF, npampplik i kliknij OK. Udana generacja projektu EMIF npample tworzy następujące fileustawić w katalogu qii.
4. Trzask File ➤ Wyjdź, aby wyjść z okna IP Parameter Editor Pro. System wyświetli komunikat Ostatnie zmiany nie zostały wygenerowane. Generowanie teraz? Kliknij Nie, aby przejść do następnego przepływu.
5. Aby otworzyć exampprojekt, kliknij File ➤ Otwórz Projekt i przejdź do /ample_name>/qii/ed_synth.qpf i kliknij Otwórz.
   Notatka: Aby uzyskać informacje na temat kompilacji i programowania projektu, npample, patrz
   Kompilowanie i programowanie Intel Agilex EMIF Design Example.

Rysunek 4. Wygenerowany syntezowalny projekt Npample File Struktura

Aby uzyskać informacje na temat konstruowania systemu z dwoma lub więcej interfejsami pamięci zewnętrznej, patrz Tworzenie projektu Exampplik z wieloma interfejsami EMIF w podręczniku Interfejsy pamięci zewnętrznej Intel Agilex FPGA IP User Guide. Aby uzyskać informacje na temat debugowania wielu interfejsów, zapoznaj się z tematem Włączanie zestawu narzędzi EMIF w istniejącym projekcie w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.

Notatka: Jeśli nie zaznaczysz pola wyboru Symulacja lub Synteza, katalog docelowy zawiera tylko projekt Platform Designer files, które nie są kompilowane bezpośrednio przez oprogramowanie Intel Quartus Prime, ale które można view lub edytuj w Projektancie platformy. W tej sytuacji możesz uruchomić następujące polecenia, aby wygenerować syntezę i symulację file zestawy.

• Aby utworzyć projekt, który można skompilować, należy uruchomić skrypt quartus_sh -t make_qii_design.tclscript w katalogu docelowym.
• Aby utworzyć projekt symulacji, należy uruchomić skrypt quartus_sh -t make_sim_design.tcl w katalogu docelowym.

Notatka: Jeśli wygenerowałeś projekt npamppliku, a następnie dokonać w nim zmian w edytorze parametrów, należy ponownie wygenerować projekt npample, aby zobaczyć wprowadzone zmiany. Nowo wygenerowany projekt npampplik nie zastępuje istniejącego projektu npample files.

Generowanie projektu EMIF Example dla symulacji

W przypadku zestawu programistycznego Intel Agilex wystarczy pozostawić większość ustawień Intel Agilex EMIF IP na wartościach domyślnych. Aby wygenerować projekt npampplik do symulacji, wykonaj następujące kroki:

1. Na Example Projekty, upewnij się, że pole Symulacja jest zaznaczone. Wybierz również wymagany format Simulation HDL, Verilog lub VHDL.
2. Skonfiguruj adres IP EMIF i kliknij File ➤ Zapisz, aby zapisać bieżące ustawienie w odmianie adresu IP użytkownika file ( .ip).
3. Kliknij Generuj Example Projekt w prawym górnym rogu okna.
4. Określ katalog dla projektu EMIF, npampplik i kliknij OK. Udana generacja projektu EMIF npample tworzy wiele file zestawy dla różnych obsługiwanych symulatorów, w katalogu sim/ed_sim.
5. Trzask File ➤ Wyjdź, aby wyjść z okna IP Parameter Editor Pro. System wyświetli komunikat Ostatnie zmiany nie zostały wygenerowane. Generowanie teraz? Kliknij Nie, aby przejść do następnego przepływu.

Wygenerowany projekt symulacji Example File Struktura

Notatka: Interfejsy pamięci zewnętrznej Intel Agilex FPGA IP obsługuje obecnie tylko symulatory VCS, ModelSim/QuestaSim i Xcelium. Dodatkowa obsługa symulatora jest planowana w przyszłych wersjach.

Notatka: Jeśli nie zaznaczysz pola wyboru Symulacja lub Synteza, katalog docelowy zawiera tylko projekt Platform Designer files, które nie są kompilowane bezpośrednio przez oprogramowanie Intel Quartus Prime, ale które można view lub edytuj w Projektancie platformy. W tej sytuacji możesz uruchomić następujące polecenia, aby wygenerować syntezę i symulację file zestawy.

• Aby utworzyć projekt, który można skompilować, należy uruchomić skrypt quartus_sh -t make_qii_design.tcl w katalogu docelowym.
• Aby utworzyć projekt symulacji, należy uruchomić skrypt quartus_sh -t make_sim_design.tcl w katalogu docelowym.

Notatka: Jeśli wygenerowałeś projekt npamppliku, a następnie dokonać w nim zmian w edytorze parametrów, należy ponownie wygenerować projekt npample, aby zobaczyć wprowadzone zmiany. Nowo wygenerowany projekt npampplik nie zastępuje istniejącego projektu npample files.

Symulacja a implementacja sprzętowa
W przypadku symulacji interfejsu pamięci zewnętrznej można wybrać pominięcie kalibracji lub pełną kalibrację na karcie Diagnostyka podczas generowania adresu IP.

Modele symulacyjne EMIF
W tej tabeli porównano charakterystykę modeli kalibracji pominięcia i pełnej kalibracji.

Tabela 2. Modele symulacji EMIF: kalibracja z pominięciem a pełna kalibracja

Symulacja RTL a implementacja sprzętowa
Ta tabela przedstawia kluczowe różnice między symulacją EMIF a implementacją sprzętową.

Tabela 3. Symulacja EMIF RTL a implementacja sprzętowa

Powinieneś uruchomić symulacje RTL w oparciu o wzorce ruchu dla aplikacji twojego projektu. Należy zauważyć, że symulacja RTL nie modeluje opóźnień śledzenia PCB, co może powodować rozbieżności w opóźnieniu między symulacją RTL a implementacją sprzętową.

 Symulacja IP interfejsu pamięci zewnętrznej za pomocą ModelSim
Ta procedura pokazuje, jak symulować projekt EMIF, npample.

1. Uruchom oprogramowanie Mentor Graphics* ModelSim i wybierz File ➤ Zmień katalog. Przejdź do katalogu sim/ed_sim/mentor w wygenerowanym projekcie, npampfolder plików.
2. Sprawdź, czy okno Transkrypcja jest wyświetlane u dołu ekranu. Jeśli okno Transkrypcja nie jest widoczne, wyświetl je, klikając View ➤ Transkrypcja.
3. W oknie Transcript uruchom source msim_setup.tcl.
4. Po zakończeniu działania źródła msim_setup.tcl uruchom ld_debug w oknie transkrypcji.
5. Po zakończeniu działania ld_debug sprawdź, czy zostało wyświetlone okno Obiekty. Jeśli okno Obiekty nie jest widoczne, wyświetl je, klikając View ➤ Przedmioty.
6. W oknie Obiekty wybierz sygnały, które chcesz symulować, klikając prawym przyciskiem myszy i wybierając opcję Dodaj falę.
7. Po zakończeniu wybierania sygnałów do symulacji wykonaj polecenie run -all w oknie Transcript. Symulacja trwa do momentu jej zakończenia.
8. Jeśli symulacja nie jest widoczna, kliknij View ➤ Fala.

Umieszczenie pinów dla Intel Agilex EMIF IP
Ten temat zawiera wskazówki dotyczące umieszczania sworzni.

Nadview
Układy Intel Agilex FPGA mają następującą strukturę:

• Każde urządzenie zawiera do 8 banków wejść/wyjść.
• Każdy bank I/O zawiera 2 podrzędne banki I/O.
• Każdy bank sub-I/O zawiera 4 linie.
• Każda linia zawiera 12 pinów we/wy ogólnego przeznaczenia (GPIO).

Ogólne wytyczne dotyczące pinów
Poniżej przedstawiono ogólne wytyczne dotyczące pinów.

Notatka: Aby uzyskać bardziej szczegółowe informacje na temat styków, zapoznaj się z sekcją Intel Agilex FPGA EMIF IP Pin and Resource Planning w rozdziale poświęconym protokołowi dotyczącemu protokołu pamięci zewnętrznej w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.

• Upewnij się, że styki dla danego interfejsu pamięci zewnętrznej znajdują się w tym samym rzędzie we/wy.
• Interfejsy obejmujące wiele banków muszą spełniać następujące wymagania:
  •  Banki muszą przylegać do siebie. Aby uzyskać informacje na temat sąsiednich banków, zapoznaj się z tematem Architektura EMIF: I/O Bank w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.
•  Wszystkie adresy i polecenia oraz powiązane piny muszą znajdować się w jednym podbanku.
• Kołki adresu i poleceń i danych mogą współdzielić podbank pod następującymi warunkami:
  • Piny adresowe, polecenia i dane nie mogą współdzielić linii wejścia/wyjścia.
  • Tylko nieużywany tor I/O w banku adresów i poleceń może zawierać piny danych.

Tabela 4. Ogólne ograniczenia sworznia

Notatka: Aby uzyskać bardziej szczegółowe informacje na temat styków, zapoznaj się z sekcją Intel Agilex FPGA EMIF IP Pin and Resource Planning w rozdziale poświęconym protokołowi dotyczącemu protokołu pamięci zewnętrznej w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.

• Upewnij się, że styki dla danego interfejsu pamięci zewnętrznej znajdują się w tym samym rzędzie we/wy.
• Interfejsy obejmujące wiele banków muszą spełniać następujące wymagania:
  • Banki muszą przylegać do siebie. Aby uzyskać informacje na temat sąsiednich banków, zapoznaj się z tematem Architektura EMIF: I/O Bank w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.
• Wszystkie adresy i polecenia oraz powiązane piny muszą znajdować się w jednym podbanku.
• Kołki adresu i poleceń i danych mogą współdzielić podbank pod następującymi warunkami:
  • Piny adresowe, polecenia i dane nie mogą współdzielić linii wejścia/wyjścia.
  • Tylko nieużywany tor I/O w banku adresów i poleceń może zawierać piny danych.

Generowanie projektu Exampplik z opcją konfiguracji TG

Wygenerowany projekt EMIF npampplik zawiera blok generatora ruchu (TG). Domyślnie projekt npample używa prostego bloku TG (altera_tg_avl), który można zresetować tylko w celu ponownego uruchomienia zakodowanego na stałe wzorca ruchu. W razie potrzeby możesz zamiast tego włączyć konfigurowalny generator ruchu (TG2). W konfigurowalnym generatorze ruchu (TG2) (altera_tg_avl_2) można konfigurować wzorzec ruchu w czasie rzeczywistym za pomocą rejestrów kontrolnych — co oznacza, że ​​nie trzeba ponownie kompilować projektu, aby zmienić lub ponownie uruchomić wzorzec ruchu. Ten generator ruchu zapewnia precyzyjną kontrolę nad rodzajem ruchu wysyłanego przez interfejs sterowania EMIF. Dodatkowo udostępnia rejestry stanu zawierające szczegółowe informacje o błędach.

Włączanie generatora ruchu w projekcie Example

Możesz włączyć konfigurowalny generator ruchu z zakładki Diagnostyka w edytorze parametrów EMIF. Aby włączyć konfigurowalny generator ruchu, włącz opcję Użyj konfigurowalnego generatora ruchu Avalon 2.0 na karcie Diagnostyka.

Rysunek 6.

• Możesz wyłączyć domyślne wzorce ruchutage lub ruch skonfigurowany przez użytkownika stage, ale musisz mieć co najmniej jedno stagwłączone. Aby uzyskać informacje na temat tych stages, patrz Domyślny wzorzec ruchu i Wzorzec ruchu skonfigurowany przez użytkownika w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.
• Parametr czasu trwania testu TG2 dotyczy tylko domyślnego wzorca ruchu. Możesz wybrać czas trwania testu krótki, średni lub nieskończony.
• możesz wybrać jedną z dwóch wartości parametru Tryb interfejsu konfiguracyjnego TG2:
  • JTAG: Umożliwia korzystanie z GUI w konsoli systemowej. Aby uzyskać więcej informacji, zapoznaj się z sekcją Interfejs konfiguracji generatora ruchu w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.
  • Eksport: Umożliwia użycie niestandardowej logiki RTL do kontrolowania wzorca ruchu.

Korzystanie z Design Exampplik z zestawem narzędzi do debugowania EMIF

Przed uruchomieniem zestawu narzędzi EMIF Debug Toolkit upewnij się, że skonfigurowałeś urządzenie za pomocą programowania file z włączonym zestawem narzędzi EMIF Debug Toolkit. Aby uruchomić zestaw narzędzi do debugowania EMIF, wykonaj następujące kroki:

1. W oprogramowaniu Intel Quartus Prime otwórz konsolę systemową, wybierając Narzędzia ➤ Narzędzia do debugowania systemu ➤ Konsola systemowa.
2. [Pomiń ten krok, jeśli Twój projekt jest już otwarty w oprogramowaniu Intel Quartus Prime.] W konsoli systemowej załaduj obiekt SRAM file (.sof), za pomocą którego zaprogramowałeś płytę (zgodnie z opisem w części Wymagania wstępne dotyczące korzystania z zestawu narzędzi do debugowania EMIF w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP).
3. Wybierz instancje do debugowania.
4. Wybierz zestaw narzędzi do debugowania kalibracji EMIF do debugowania kalibracji EMIF, jak opisano w Generowanie projektu Exampplik z opcją debugowania kalibracji. Ewentualnie wybierz EMIF TG Configuration Toolkit do debugowania generatora ruchu, jak opisano w Generowanie projektu Exampplik z opcją konfiguracji TG.
5. Kliknij Otwórz zestaw narzędzi, aby otworzyć plik main view zestawu narzędzi do debugowania EMIF.
6. Jeśli w zaprogramowanym projekcie występuje wiele instancji EMIF, wybierz kolumnę (ścieżka do JTAG master) i identyfikator interfejsu pamięci instancji EMIF, dla której ma zostać aktywowany zestaw narzędzi.
7. Kliknij opcję Aktywuj interfejs, aby zestaw narzędzi odczytał parametry interfejsu i stan kalibracji.
8. Musisz debugować jeden interfejs na raz; dlatego, aby połączyć się z innym interfejsem w projekcie, należy najpierw dezaktywować bieżący interfejs.

Oto byłyamppliki raportów z EMIF Calibration Debug Toolkit i EMIF TG Configuration Toolkit: odpowiednio.

Notatka: Aby uzyskać szczegółowe informacje na temat debugowania kalibracji, patrz Debugowanie za pomocą zestawu narzędzi do debugowania interfejsu pamięci zewnętrznej w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.

Notatka: Aby uzyskać szczegółowe informacje na temat debugowania generatora ruchu, zapoznaj się z interfejsem użytkownika konfiguracji generatora ruchu w Podręczniku użytkownika interfejsów pamięci zewnętrznej Intel Agilex FPGA IP.

Projekt Example Opis zewnętrznych interfejsów pamięci Intel Agilex FPGA IP

Podczas parametryzacji i generowania adresu IP EMIF można określić, że system ma tworzyć katalogi do symulacji i syntezy file zestawy i wygenerować file ustawia się automatycznie. Jeśli wybierzesz Symulację lub Syntezę w Exampprojekt Files na Example Projekty, system tworzy pełną symulację file zestaw lub pełna synteza file ustawić zgodnie z Twoim wyborem.

Projekt syntezy Example
Projekt syntezy npampplik zawiera główne bloki pokazane na poniższym rysunku.

• Generator ruchu, który jest syntezowalnym Avalon®-MM exampsterownik plików, który implementuje pseudolosowy wzorzec odczytów i zapisów do sparametryzowanej liczby adresów. Generator ruchu monitoruje również dane odczytywane z pamięci, aby upewnić się, że są one zgodne z danymi zapisanymi iw przeciwnym razie zgłasza awarię.
• Instancja interfejsu pamięci, która obejmuje:
  • Kontroler pamięci, który pośredniczy między interfejsem Avalon-MM a interfejsem AFI.
  • PHY, który służy jako interfejs między kontrolerem pamięci a zewnętrznymi urządzeniami pamięci do wykonywania operacji odczytu i zapisu.

Rysunek 7. Projekt syntezy Przample

Notatka: Jeśli jeden lub więcej parametrów trybu udostępniania PLL, trybu udostępniania bibliotek DLL lub trybu udostępniania OCT jest ustawionych na wartość inną niż brak udostępniania, projekt syntezy np.ampplik będzie zawierał dwie instancje generatora ruchu/interfejsu pamięci. Dwie instancje generatora ruchu/interfejsu pamięci są powiązane tylko przez wspólne połączenia PLL/DLL/OCT, zgodnie z ustawieniami parametrów. Instancje generatora ruchu/interfejsu pamięci demonstrują, w jaki sposób można tworzyć takie połączenia we własnych projektach.

Projekt symulacji Npample
Projekt symulacji npampplik zawiera główne bloki pokazane na poniższym rysunku.

• Przykład projektu syntezy npample. Jak opisano w poprzedniej sekcji, projekt syntezy npampplik zawiera generator ruchu, komponent kalibracji i instancję interfejsu pamięci. Bloki te domyślnie przyjmują abstrakcyjne modele symulacyjne tam, gdzie jest to odpowiednie do szybkiej symulacji.
• Model pamięci, który działa jako model ogólny zgodny ze specyfikacjami protokołu pamięci. Często dostawcy pamięci udostępniają modele symulacyjne dla swoich określonych komponentów pamięci, które można pobrać z ich strony webwitryny.
• Moduł sprawdzania stanu, który monitoruje sygnały stanu z zewnętrznego interfejsu pamięci IP i generatora ruchu, aby zasygnalizować ogólny stan pomyślny lub niepomyślny.

Rysunek 10. Projekt symulacji Przample

ExampKarta Interfejs projektów
Edytor parametrów zawiera Example Projekty, która pozwala na parametryzację i generowanie projektu npamples.

Interfejsy pamięci zewnętrznej Intel Agilex FPGA IP Design Example Archiwa podręcznika użytkownika

Wersje IP są takie same, jak wersje oprogramowania Intel Quartus Prime Design Suite do wersji 19.1. Od oprogramowania Intel Quartus Prime Design Suite w wersji 19.2 lub nowszej adresy IP mają nowy schemat wersjonowania adresów IP. Jeśli wersja rdzenia IP nie jest wymieniona, zastosowanie ma instrukcja obsługi poprzedniej wersji rdzenia IP.

Historia wersji dokumentu dla interfejsów pamięci zewnętrznej Intel Agilex FPGA IP Design Example Podręcznik użytkownika

Historia wersji dokumentu dla interfejsów pamięci zewnętrznej Intel Agilex FPGA IP Design Example Podręcznik użytkownika

Dokumenty / Zasoby

Intel UG-20219 Interfejsy pamięci zewnętrznej Intel Agilex FPGA IP Design Example [plik PDF] Instrukcja użytkownika UG-20219 Interfejsy pamięci zewnętrznej Intel Agilex FPGA IP Design Example, UG-20219, Interfejsy pamięci zewnętrznej Intel Agilex FPGA IP Design Example, Interfejsy Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Example

Odniesienia

• Instrukcja obsługi