UG-20219 Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example

Über die externen Speicherschnittstellen Intel® Agilex™ FPGA IP

Release-Informationen

Die IP-Versionen sind die gleichen wie die Softwareversionen der Intel® Quartus® Prime Design Suite bis v19.1. Ab Intel Quartus Prime Design Suite-Softwareversion 19.2 oder höher haben IP-Kerne ein neues IP-Versionierungsschema. Die Nummer des IP-Versionierungsschemas (XYZ) ändert sich von einer Softwareversion zur anderen. Eine Änderung in:

• X zeigt eine größere Überarbeitung des IP an. Wenn Sie Ihre Intel Quartus Prime-Software aktualisieren, müssen Sie die IP neu generieren.
• Y gibt an, dass die IP neue Funktionen enthält. Regenerieren Sie Ihre IP, um diese neuen Funktionen einzubeziehen.
• Z gibt an, dass die IP geringfügige Änderungen enthält. Generieren Sie Ihre IP-Adresse neu, um diese Änderungen einzubeziehen.
  

  Artikel	Beschreibung
  IP-Version	2.4.2
  Intel Quartus Prime	21.2
  Veröffentlichungsdatum	2021.06.21

Design Bspample Schnellstartanleitung für externe Speicherschnittstellen Intel Agilex™ FPGA IP

Ein automatisiertes Design zample flow ist für Intel Agilex™ externe Speicherschnittstellen verfügbar. Das Generieren von Bspample Designs-Taste auf dem ExampAuf der Registerkarte „Designs“ können Sie das Synthese- und Simulationsdesign spezifizieren und generieren, zample file Sätze, mit denen Sie Ihr EMIF-IP validieren können. Sie können ein Design ex generierenampDatei, die zum Intel FPGA-Entwicklungskit passt, oder für jede von Ihnen generierte EMIF-IP. Sie können das Design ex verwendenampDatei zur Unterstützung Ihrer Bewertung oder als Ausgangspunkt für Ihr eigenes System.

Allgemeines Design Bspample Arbeitsabläufe

Erstellen eines EMIF-Projekts

Für die Intel Quartus Prime-Softwareversion 17.1 und höher müssen Sie ein Intel Quartus Prime-Projekt erstellen, bevor Sie die EMIF-IP und Design-Ex generierenample.

1. Starten Sie die Intel Quartus Prime-Software und wählen Sie aus File ➤ Assistent für neue Projekte. Weiter klicken. Design Bspample Schnellstartanleitung für externe Speicherschnittstellen Intel Agilex™ FPGA IP
2. Geben Sie ein Verzeichnis an ( ), ein Name für das Intel Quartus Prime-Projekt ( ) und einen Designentitätsnamen der obersten Ebene ( ), die Sie erstellen möchten. Weiter klicken.
3. Vergewissern Sie sich, dass Leeres Projekt ausgewählt ist. Klicken Sie zweimal auf Weiter.
4. Wählen Sie unter Familie Intel Agilex aus.
5. Geben Sie unter Namensfilter die Teilenummer des Geräts ein.
6. Wählen Sie unter Verfügbare Geräte das entsprechende Gerät aus.
7. Klicken Sie auf „Fertig stellen“.

Generieren und Konfigurieren der EMIF-IP

Die folgenden Schritte veranschaulichen, wie die EMIF-IP generiert und konfiguriert wird. Diese exemplarische Vorgehensweise erstellt eine DDR4-Schnittstelle, aber die Schritte sind für andere Protokolle ähnlich. (Diese Schritte folgen dem Ablauf des IP-Katalogs (eigenständig); wenn Sie stattdessen den Ablauf des Plattform-Designers (System) verwenden, sind die Schritte ähnlich.)

1. Wählen Sie im Fenster IP-Katalog External Memory Interfaces Intel Agilex FPGA IP aus. (Wenn das Fenster IP-Katalog nicht sichtbar ist, wählen Sie View ➤ IP-Katalog.)
2. Geben Sie im IP-Parameter-Editor einen Entitätsnamen für die EMIF-IP an (der Name, den Sie hier angeben, wird zu file Name für die IP) und geben Sie ein Verzeichnis an. Klicken Sie auf Erstellen.
3. Der Parametereditor verfügt über mehrere Registerkarten, auf denen Sie Parameter konfigurieren müssen, um Ihre EMIF-Implementierung widerzuspiegeln.

Richtlinien für den Intel Agilex EMIF-Parametereditor
Dieses Thema bietet allgemeine Anleitungen zum Parametrieren der Registerkarten im Intel Agilex EMIF IP-Parameter-Editor.

Tabelle 1. Richtlinien für den EMIF-Parametereditor

Registerkarte Parametereditor	Richtlinien
Allgemein	Stellen Sie sicher, dass die folgenden Parameter korrekt eingegeben wurden: • Die Geschwindigkeitsklasse für das Gerät. • Die Speichertaktfrequenz. • Die PLL-Referenztaktfrequenz.
Erinnerung	• Schlagen Sie im Datenblatt Ihres Speichergeräts nach, um die Parameter auf dem einzugeben Erinnerung Tab. • Sie sollten auch einen bestimmten Ort für die PIN ALERT# eingeben. (Gilt nur für das DDR4-Speicherprotokoll.)
Speicher I/O	• Für erste Projektuntersuchungen können Sie die Standardeinstellungen des verwenden Speicher I/O Tab. • Für eine erweiterte Designvalidierung sollten Sie eine Platinensimulation durchführen, um optimale Abschlusseinstellungen abzuleiten.
FPGA-E/A	• Für erste Projektuntersuchungen können Sie die Standardeinstellungen des verwenden FPGA-E/A Tab. • Für eine erweiterte Designvalidierung sollten Sie eine Platinensimulation mit zugehörigen IBIS-Modellen durchführen, um geeignete E/A-Standards auszuwählen.
Speicher-Timing	• Für erste Projektuntersuchungen können Sie die Standardeinstellungen des verwenden Speicher-Timing Tab. • Für eine erweiterte Designvalidierung sollten Sie die Parameter gemäß dem Datenblatt Ihres Speichergeräts eingeben.
Regler	Stellen Sie die Controller-Parameter entsprechend der gewünschten Konfiguration und dem gewünschten Verhalten für Ihren Speichercontroller ein.
Diagnose	Sie können die Parameter auf der verwenden Diagnose Registerkarte zum Testen und Debuggen Ihrer Speicherschnittstelle.
Example Designs	Der Example Designs Registerkarte können Sie Design ex generierenampDateien für Synthese und Simulation. Das generierte Design zample ist ein vollständiges EMIF-System, das aus der EMIF-IP und einem Treiber besteht, der zufälligen Datenverkehr generiert, um die Speicherschnittstelle zu validieren.

Ausführliche Informationen zu einzelnen Parametern finden Sie im entsprechenden Kapitel für Ihr Speicherprotokoll im External Memory Interfaces Intel Agilex FPGA IP User Guide.

Generieren des synthetisierbaren EMIF-Designs Bspample

Für das Intel Agilex Development Kit reicht es aus, die meisten Intel Agilex EMIF IP-Einstellungen auf ihren Standardwerten zu belassen. Um das synthetisierbare Design zu erzeugen, zampie, folgen Sie diesen Schritten:

1. Auf der ExampStellen Sie auf der Registerkarte „Designs“ sicher, dass das Kontrollkästchen „Synthese“ aktiviert ist.
   • Wenn Sie eine einzelne Schnittstelle implementieren, zample entwerfen, EMIF IP konfigurieren und klicken File➤ Speichern, um die aktuelle Einstellung in der Benutzer-IP-Variation zu speichern file ( .ip).
     • Wenn Sie ein Ex implementierenampDateidesign mit mehreren Schnittstellen, geben Sie die Anzahl der IPs auf die gewünschte Anzahl von Schnittstellen an. Sie können die Gesamtzahl der EMIF-IDs sehen, die der ausgewählten Anzahl von IPs entspricht. Befolgen Sie diese Schritte, um jede Schnittstelle zu konfigurieren:
   •  Wählen Sie die Cal-IP aus, um die Verbindung der Schnittstelle zur Kalibrierungs-IP festzulegen.
   • Konfigurieren Sie die EMIF-IP entsprechend auf allen Registerkarten des Parametereditors.
   • Zurück zu Bspample Design und klicken Sie bei der gewünschten EMIF-ID auf Capture.
   • Wiederholen Sie die Schritte a bis c für alle EMIF-IDs.
   • Sie können auf die Schaltfläche Löschen klicken, um die erfassten Parameter zu entfernen, und die Schritte a bis c wiederholen, um Änderungen an der EMIF-IP vorzunehmen.
   • Klicken File➤ Speichern, um die aktuelle Einstellung in der Benutzer-IP-Variation zu speichern file ( .ip).
2. Klicken Sie auf Bsp generierenample Design in der oberen rechten Ecke des Fensters.
3. Geben Sie ein Verzeichnis für das EMIF-Design-Ex anample und klicken Sie auf OK. Erfolgreiche Generierung des EMIF-Design example erstellt folgendes fileunter einem qii-Verzeichnis gesetzt.
4. Klicken File ➤ Beenden, um das Fenster IP Parameter Editor Pro zu verlassen. Das System meldet, Letzte Änderungen wurden nicht generiert. Generieren Sie jetzt? Klicken Sie auf Nein, um mit dem nächsten Flow fortzufahren.
5. Um die Ex zu öffnenample design, klicken File ➤ Öffnen Sie Project und navigieren Sie zu /ampDateiname>/qii/ed_synth.qpf und klicken Sie auf Öffnen.
   Notiz: Informationen zum Kompilieren und Programmieren des Designs finden Sie zample, siehe
   Kompilieren und Programmieren des Intel Agilex EMIF Design Example.

Abbildung 4. Generiertes synthetisierbares Design Bspample File Struktur

Informationen zum Aufbau eines Systems mit zwei oder mehr externen Speicherschnittstellen finden Sie unter Erstellen eines Design ExampDatei mit mehreren EMIF-Schnittstellen im External Memory Interfaces Intel Agilex FPGA IP User Guide. Informationen zum Debuggen mehrerer Schnittstellen finden Sie unter Enabling the EMIF Toolkit in an Existing Design im External Memory Interfaces Intel Agilex FPGA IP User Guide.

Notiz: Wenn Sie das Kontrollkästchen „Simulation“ oder „Synthese“ nicht aktivieren, enthält das Zielverzeichnis nur das Platform Designer-Design files, die nicht direkt von der Intel Quartus Prime-Software kompiliert werden können, die Sie jedoch können view oder im Platform Designer bearbeiten. In dieser Situation können Sie die folgenden Befehle ausführen, um Synthese und Simulation zu generieren file Sätze.

• Um ein kompilierbares Projekt zu erstellen, müssen Sie das Skript quartus_sh -t make_qii_design.tcl im Zielverzeichnis ausführen.
• Um ein Simulationsprojekt zu erstellen, müssen Sie das Skript quartus_sh -t make_sim_design.tcl im Zielverzeichnis ausführen.

Notiz: Wenn Sie ein Design generiert haben, zample und nehmen Sie dann Änderungen daran im Parametereditor vor, müssen Sie das Design neu generieren, zample, um zu sehen, wie Ihre Änderungen implementiert wurden. Das neu generierte Design example überschreibt nicht das vorhandene Design example files.

Generieren des EMIF-Designs BspampDatei für Simulation

Für das Intel Agilex Development Kit reicht es aus, die meisten Intel Agilex EMIF IP-Einstellungen auf ihren Standardwerten zu belassen. Um das Design zu generieren, zampFühren Sie für die Simulation die folgenden Schritte aus:

1. Auf der ExampStellen Sie auf der Registerkarte Designs sicher, dass das Kontrollkästchen Simulation aktiviert ist. Wählen Sie außerdem das erforderliche Simulations-HDL-Format, entweder Verilog oder VHDL.
2. Konfigurieren Sie die EMIF-IP und klicken Sie auf File ➤ Speichern, um die aktuelle Einstellung in der Benutzer-IP-Variation zu speichern file ( .ip).
3. Klicken Sie auf Bsp generierenample Design in der oberen rechten Ecke des Fensters.
4. Geben Sie ein Verzeichnis für das EMIF-Design-Ex anample und klicken Sie auf OK. Erfolgreiche Generierung des EMIF-Design example erstellt mehrere file Sets für verschiedene unterstützte Simulatoren in einem sim/ed_sim-Verzeichnis.
5. Klicken File ➤ Beenden, um das Fenster IP Parameter Editor Pro zu verlassen. Das System meldet, Letzte Änderungen wurden nicht generiert. Generieren Sie jetzt? Klicken Sie auf Nein, um mit dem nächsten Flow fortzufahren.

Generiertes Simulationsdesign Bspample File Struktur

Notiz: Die externen Speicherschnittstellen Intel Agilex FPGA IP unterstützt derzeit nur die VCS-, ModelSim/QuestaSim- und Xcelium-Simulatoren. Zusätzliche Simulatorunterstützung ist in zukünftigen Versionen geplant.

Notiz: Wenn Sie das Kontrollkästchen „Simulation“ oder „Synthese“ nicht aktivieren, enthält das Zielverzeichnis nur das Platform Designer-Design files, die nicht direkt von der Intel Quartus Prime-Software kompiliert werden können, die Sie jedoch können view oder im Platform Designer bearbeiten. In dieser Situation können Sie die folgenden Befehle ausführen, um Synthese und Simulation zu generieren file Sätze.

• Um ein kompilierbares Projekt zu erstellen, müssen Sie das Skript quartus_sh -t make_qii_design.tcl im Zielverzeichnis ausführen.
• Um ein Simulationsprojekt zu erstellen, müssen Sie das Skript quartus_sh -t make_sim_design.tcl im Zielverzeichnis ausführen.

Notiz: Wenn Sie ein Design generiert haben, zample und nehmen Sie dann Änderungen daran im Parametereditor vor, müssen Sie das Design neu generieren, zample, um zu sehen, wie Ihre Änderungen implementiert wurden. Das neu generierte Design example überschreibt nicht das vorhandene Design example files.

Simulation versus Hardware-Implementierung
Für die Simulation der externen Speicherschnittstelle können Sie während der IP-Generierung auf der Registerkarte Diagnose entweder die Kalibrierung überspringen oder die vollständige Kalibrierung auswählen.

EMIF-Simulationsmodelle
Diese Tabelle vergleicht die Eigenschaften der Modelle mit übersprungener Kalibrierung und vollständiger Kalibrierung.

Tabelle 2. EMIF-Simulationsmodelle: Kalibrierung überspringen versus vollständige Kalibrierung

Kalibrierung überspringen	Vollständige Kalibrierung
Simulation auf Systemebene mit Fokus auf Benutzerlogik.	Speicherschnittstellensimulation mit Fokus auf Kalibrierung.
Details der Kalibrierung werden nicht erfasst.	Erfasst alle stages der Kalibrierung.
Hat die Fähigkeit, Daten zu speichern und abzurufen.	Beinhaltet Nivellierung, Entzerrung pro Bit usw.
Stellt die genaue Effizienz dar.
Board-Skew wird nicht berücksichtigt.

RTL-Simulation versus Hardwareimplementierung
Diese Tabelle hebt die wichtigsten Unterschiede zwischen der EMIF-Simulation und der Hardwareimplementierung hervor.

Tabelle 3. EMIF-RTL-Simulation im Vergleich zur Hardwareimplementierung

RTL-Simulation	Hardware-Implementierung
Nios®-Initialisierung und Kalibrierungscode werden parallel ausgeführt.	Die Nios-Initialisierung und der Kalibrierungscode werden nacheinander ausgeführt.
Schnittstellen geben das cal_done-Signal gleichzeitig in der Simulation aus.	Fitter-Operationen bestimmen die Reihenfolge der Kalibrierung, und Schnittstellen bestätigen cal_done nicht gleichzeitig.

Sie sollten RTL-Simulationen basierend auf Verkehrsmustern für die Anwendung Ihres Designs ausführen. Beachten Sie, dass die RTL-Simulation keine PCB-Trace-Verzögerungen modelliert, die zu einer Diskrepanz in der Latenz zwischen der RTL-Simulation und der Hardwareimplementierung führen können.

 Simulation der externen Speicherschnittstellen-IP mit ModelSim
Dieses Verfahren zeigt, wie das EMIF-Design simuliert wird, zample.

1. Starten Sie die Mentor Graphics* ModelSim-Software und wählen Sie aus File ➤ Verzeichnis wechseln. Navigieren Sie innerhalb des generierten Designbeispiels zum Verzeichnis sim/ed_sim/mentorample Ordner.
2. Vergewissern Sie sich, dass das Transcript-Fenster unten auf dem Bildschirm angezeigt wird. Wenn das Transcript-Fenster nicht sichtbar ist, zeigen Sie es an, indem Sie darauf klicken View ➤ Abschrift.
3. Führen Sie im Transcript-Fenster source msim_setup.tcl aus.
4. Nachdem die Quelldatei msim_setup.tcl ausgeführt wurde, führen Sie ld_debug im Transcript-Fenster aus.
5. Überprüfen Sie nach Abschluss der Ausführung von ld_debug, ob das Fenster „Objekte“ angezeigt wird. Wenn das Fenster „Objekte“ nicht sichtbar ist, können Sie es durch Klicken anzeigen View ➤ Objekte.
6. Wählen Sie im Fenster „Objects“ die Signale aus, die Sie simulieren möchten, indem Sie mit der rechten Maustaste klicken und „Add Wave“ auswählen.
7. Nachdem Sie die Signale für die Simulation ausgewählt haben, führen Sie im Transcript-Fenster run -all aus. Die Simulation läuft, bis sie abgeschlossen ist.
8. Wenn die Simulation nicht sichtbar ist, klicken Sie auf View ➤ Winken.

Pin-Platzierung für Intel Agilex EMIF IP
Dieses Thema enthält Richtlinien für die Pin-Platzierung.

Überview
Intel Agilex FPGAs haben folgende Struktur:

• Jedes Gerät enthält bis zu 8 I/O-Bänke.
• Jede I/O-Bank enthält 2 Sub-I/O-Banken.
• Jede Sub-I/O-Bank enthält 4 Lanes.
• Jede Lane enthält 12 Allzweck-I/O (GPIO)-Pins.

Allgemeine Pin-Richtlinien
Im Folgenden finden Sie allgemeine Pin-Richtlinien.

Notiz: Ausführlichere Informationen zu Pins finden Sie im Abschnitt Intel Agilex FPGA EMIF IP Pin and Resource Planning im protokollspezifischen Kapitel für Ihr externes Speicherprotokoll im External Memory Interfaces Intel Agilex FPGA IP User Guide.

• Stellen Sie sicher, dass sich die Pins für eine bestimmte externe Speicherschnittstelle in derselben I/O-Reihe befinden.
• Bankenübergreifende Schnittstellen müssen folgende Anforderungen erfüllen:
  •  Die Ufer müssen nebeneinander liegen. Informationen zu angrenzenden Bänken finden Sie im Thema EMIF-Architektur: E/A-Bank im External Memory Interfaces Intel Agilex FPGA IP User Guide.
•  Alle Adressen- und Befehls- und zugeordneten Pins müssen sich in einer einzigen Subbank befinden.
• Adress- und Befehls- und Daten-Pins können sich unter den folgenden Bedingungen eine Unterbank teilen:
  • Adress-, Befehls- und Daten-Pins können sich keine I/O-Lane teilen.
  • Nur eine unbenutzte I/O-Spur in der Adress- und Befehlsbank kann Datenpins enthalten.

Tabelle 4. Allgemeine Pin-Einschränkungen

Signaltyp	Zwang
Daten-Strobe	Alle Signale, die zu einer DQ-Gruppe gehören, müssen sich in derselben E/A-Spur befinden.
Daten	Zugehörige DQ-Pins müssen sich in derselben I/O-Spur befinden. Bei Protokollen, die keine bidirektionalen Datenleitungen unterstützen, sollten Lesesignale getrennt von Schreibsignalen gruppiert werden.
Adresse und Befehl	Adress- und Befehlsstifte müssen sich an vordefinierten Orten innerhalb einer E/A-Unterbank befinden.

Notiz: Ausführlichere Informationen zu Pins finden Sie im Abschnitt Intel Agilex FPGA EMIF IP Pin and Resource Planning im protokollspezifischen Kapitel für Ihr externes Speicherprotokoll im External Memory Interfaces Intel Agilex FPGA IP User Guide.

• Stellen Sie sicher, dass sich die Pins für eine bestimmte externe Speicherschnittstelle in derselben I/O-Reihe befinden.
• Bankenübergreifende Schnittstellen müssen folgende Anforderungen erfüllen:
  • Die Ufer müssen nebeneinander liegen. Informationen zu angrenzenden Bänken finden Sie im Thema EMIF-Architektur: E/A-Bank im External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Alle Adressen- und Befehls- und zugeordneten Pins müssen sich in einer einzigen Subbank befinden.
• Adress- und Befehls- und Daten-Pins können sich unter den folgenden Bedingungen eine Unterbank teilen:
  • Adress-, Befehls- und Daten-Pins können sich keine I/O-Lane teilen.
  • Nur eine unbenutzte I/O-Spur in der Adress- und Befehlsbank kann Datenpins enthalten.

Generieren eines Designs BspampDatei mit der TG Configuration Option

Das generierte EMIF-Design example enthält einen Verkehrsgeneratorblock (TG). Standardmäßig ist das Design example verwendet einen einfachen TG-Block (altera_tg_avl), der nur zurückgesetzt werden kann, um ein fest codiertes Verkehrsmuster neu zu starten. Bei Bedarf können Sie stattdessen einen konfigurierbaren Verkehrsgenerator (TG2) aktivieren. Im konfigurierbaren Verkehrsgenerator (TG2) (altera_tg_avl_2) können Sie das Verkehrsmuster in Echtzeit über Steuerregister konfigurieren, was bedeutet, dass Sie das Design nicht neu kompilieren müssen, um das Verkehrsmuster zu ändern oder neu zu starten. Dieser Verkehrsgenerator bietet eine Feinsteuerung des Verkehrstyps, den er an die EMIF-Steuerschnittstelle sendet. Darüber hinaus stellt es Statusregister bereit, die detaillierte Fehlerinformationen enthalten.

Aktivieren des Traffic-Generators in einem Design Example

Sie können den konfigurierbaren Verkehrsgenerator auf der Registerkarte „Diagnose“ im EMIF-Parametereditor aktivieren. Um den konfigurierbaren Traffic-Generator zu aktivieren, aktivieren Sie Use configurable Avalon traffic generator 2.0 auf der Registerkarte Diagnostics.

Abbildung 6.

• Sie können die standardmäßigen Verkehrsmuster deaktivierentage oder der benutzerkonfigurierte Verkehr stage, aber Sie müssen mindestens ein s habentage aktiviert. Informationen zu diesen stagWeitere Informationen finden Sie unter Default Traffic Pattern und User-configured Traffic Pattern im External Memory Interfaces Intel Agilex FPGA IP User Guide.
• Der TG2-Testdauerparameter gilt nur für das Standardverkehrsmuster. Sie können eine Testdauer von kurz, mittel oder unendlich wählen.
• Sie können einen von zwei Werten für den Parameter TG2 Configuration Interface Mode wählen:
  • JTAG: Ermöglicht die Verwendung einer GUI in der Systemkonsole. Weitere Informationen finden Sie unter Traffic Generator Configuration Interface im External Memory Interfaces Intel Agilex FPGA IP User Guide.
  • Export: Ermöglicht die Verwendung einer benutzerdefinierten RTL-Logik zur Steuerung des Verkehrsmusters.

Mit dem Design ExampDatei mit dem EMIF Debug Toolkit

Bevor Sie das EMIF Debug Toolkit starten, stellen Sie sicher, dass Sie Ihr Gerät mit einer Programmierung konfiguriert haben file das das EMIF Debug Toolkit aktiviert hat. Führen Sie die folgenden Schritte aus, um das EMIF Debug Toolkit zu starten:

1. Öffnen Sie in der Intel Quartus Prime-Software die Systemkonsole, indem Sie Tools ➤ System Debugging Tools ➤ System Console auswählen.
2. [Überspringen Sie diesen Schritt, wenn Ihr Projekt bereits in der Intel Quartus Prime-Software geöffnet ist.] Laden Sie in der Systemkonsole das SRAM-Objekt file (.sof), mit der Sie das Board programmiert haben (wie unter Prerequisites for Using the EMIF Debug Toolkit im External Memory Interfaces Intel Agilex FPGA IP User Guide beschrieben).
3. Wählen Sie Instanzen zum Debuggen aus.
4. Wählen Sie EMIF Calibration Debug Toolkit für das EMIF-Kalibrierungs-Debugging, wie in Generieren eines Design-Ex beschriebenampDatei mit der Calibration Debug Option. Alternativ können Sie das EMIF TG Configuration Toolkit für das Debugging des Traffic-Generators auswählen, wie in Generieren eines Design-Ex beschriebenampDatei mit der TG Configuration Option.
5. Klicken Sie auf Toolkit öffnen, um die Hauptdatei zu öffnen view des EMIF Debug Toolkits.
6. Wenn das programmierte Design mehrere EMIF-Instanzen enthält, wählen Sie die Spalte (Pfad zu JTAG master) und Speicherschnittstellen-ID der EMIF-Instanz, für die das Toolkit aktiviert werden soll.
7. Klicken Sie auf Schnittstelle aktivieren, damit das Toolkit die Schnittstellenparameter und den Kalibrierungsstatus lesen kann.
8. Sie müssen eine Schnittstelle nach der anderen debuggen; Um eine Verbindung zu einer anderen Schnittstelle im Design herzustellen, müssen Sie daher zuerst die aktuelle Schnittstelle deaktivieren.

Die folgenden sind BeispieleampDateien mit Berichten aus dem EMIF Calibration Debug Toolkit bzw. dem EMIF TG Configuration Toolkit:.

Notiz: Einzelheiten zum Debuggen der Kalibrierung finden Sie unter Debugging with the External Memory Interface Debug Toolkit im External Memory Interfaces Intel Agilex FPGA IP User Guide.

Notiz: Einzelheiten zum Debuggen des Verkehrsgenerators finden Sie unter Traffic Generator Configuration User Interface im External Memory Interfaces Intel Agilex FPGA IP User Guide.

Design Bspample Beschreibung für externe Speicherschnittstellen Intel Agilex FPGA IP

Wenn Sie Ihr EMIF-IP parametrisieren und generieren, können Sie festlegen, dass das System Verzeichnisse für Simulation und Synthese erstellt file Sätze, und generieren Sie die file setzt automatisch. Wenn Sie Simulation oder Synthese unter Bspampdas Design Files auf der Example Entwürfe erstellt das System eine vollständige Simulation file Satz oder eine vollständige Synthese file eingestellt, entsprechend Ihrer Auswahl.

Synthesedesign Bspample
Das Synthesedesign example enthält die in der folgenden Abbildung gezeigten Hauptblöcke.

• Ein Verkehrsgenerator, der ein synthetisierbares Avalon®-MM example-Treiber, der ein pseudozufälliges Lese- und Schreibmuster für eine parametrisierte Anzahl von Adressen implementiert. Der Verkehrsgenerator überwacht auch die aus dem Speicher gelesenen Daten, um sicherzustellen, dass sie mit den geschriebenen Daten übereinstimmen, und behauptet andernfalls einen Fehler.
• Eine Instanz der Speicherschnittstelle, die Folgendes umfasst:
  • Ein Speichercontroller, der zwischen der Avalon-MM-Schnittstelle und der AFI-Schnittstelle moderiert.
  • Der PHY, der als Schnittstelle zwischen dem Speichercontroller und externen Speichergeräten dient, um Lese- und Schreibvorgänge durchzuführen.

Abbildung 7. Synthesedesign Bspample

Notiz: Wenn einer oder mehrere der Parameter „PLL-Sharing-Modus“, „DLL-Sharing-Modus“ oder „OCT-Sharing-Modus“ auf einen anderen Wert als „No Sharing“ eingestellt sind, wird das Synthesedesign zampDie Datei enthält zwei Verkehrsgenerator-/Speicherschnittstelleninstanzen. Die zwei Verkehrsgenerator/Speicherschnittstelleninstanzen sind nur durch gemeinsame PLL/DLL/OCT-Verbindungen verbunden, wie durch die Parametereinstellungen definiert. Die Verkehrsgenerator-/Speicherschnittstelleninstanzen demonstrieren, wie Sie solche Verbindungen in Ihren eigenen Entwürfen herstellen können.

Simulationsdesign Bspample
Das Simulationsdesign zample enthält die in der folgenden Abbildung gezeigten Hauptblöcke.

• Eine Instanz des Synthesedesigns example. Wie im vorherigen Abschnitt beschrieben, ist das Synthesedesign example enthält einen Verkehrsgenerator, eine Kalibrierungskomponente und eine Instanz der Speicherschnittstelle. Diese Blöcke verwenden standardmäßig abstrakte Simulationsmodelle, wo dies für eine schnelle Simulation geeignet ist.
• Ein Speichermodell, das als generisches Modell dient, das den Spezifikationen des Speicherprotokolls entspricht. Häufig stellen Speicheranbieter Simulationsmodelle für ihre spezifischen Speicherkomponenten bereit, die Sie von ihrem herunterladen können webStandorte.
• Ein Statusprüfer, der die Statussignale von der externen Speicherschnittstelle IP und dem Verkehrsgenerator überwacht, um einen Gesamtpass- oder Fehlerzustand zu signalisieren.

Abbildung 10. Simulationsdesign Bspample

Example Designs Interface Tab
Der Parametereditor enthält eine Example Designs Registerkarte, die es Ihnen ermöglicht, Ihr Design zu parametrisieren und zu generieren, zamples.

Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example Archiv des Benutzerhandbuchs

Die IP-Versionen sind die gleichen wie die Softwareversionen der Intel Quartus Prime Design Suite bis v19.1. Ab Intel Quartus Prime Design Suite-Softwareversion 19.2 oder höher haben IPs ein neues IP-Versionierungsschema. Wenn eine IP-Core-Version nicht aufgeführt ist, gilt das Benutzerhandbuch für die vorherige IP-Core-Version.

IP-Core-Version	Benutzerhandbuch
2.4.0	Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example Archiv des Benutzerhandbuchs
2.3.0	Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example Archiv des Benutzerhandbuchs
2.3.0	Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example Archiv des Benutzerhandbuchs
2.1.0	Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example Archiv des Benutzerhandbuchs
19.3	Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example Archiv des Benutzerhandbuchs

Dokument-Revisionsverlauf für externe Speicherschnittstellen Intel Agilex FPGA IP Design Example Benutzerhandbuch

Dokumentversion	Intel Quartus Prime-Version	IP-Version	Änderungen
2021.06.21	21.2	2.4.2	Im Design Bspample Schnellstart Kapitel: • Eine Notiz zu hinzugefügt Kompilieren und Programmieren des Intel Agilex EMIF Design Example Thema. • Der Titel der wurde geändert Generieren eines Designs BspampDatei mit der Calibration Debug Option Thema. • Hinzugefügt Generieren eines Designs BspampDatei mit der TG Configuration Option Und Aktivieren des Traffic-Generators in einem Design Example Themen. • Schritte 2, 3 und 4 geändert, mehrere Abbildungen aktualisiert und eine Anmerkung hinzugefügt Mit dem Design ExampDatei mit dem EMIF Debug Toolkit Thema.
2021.03.29	21.1	2.4.0	Im Design Bspample Schnellstart Kapitel: • Eine Notiz zu hinzugefügt Generieren des synthetisierbaren EMIF-Designs Bspample Und Generieren des EMIF-Designs BspampDatei für Simulation Themen. • Aktualisiert die File Strukturdiagramm im Generieren des EMIF-Designs BspampDatei für Simulation Thema.
2020.12.14	20.4	2.3.0	Im Design Bspample Schnellstart Kapitel, folgende Änderungen vorgenommen: • Aktualisiert die Generieren des synthetisierbaren EMIF-Designs Bspample Thema, um Multi-EMIF-Designs aufzunehmen. • Die Abbildung für Schritt 3 in aktualisiert Generieren des EMIF-Designs BspampDatei für Simulation Thema.
2020.10.05	20.3	2.3.0	Im Design Bspample Schnellstartanleitung Kapitel, folgende Änderungen vorgenommen: • In Erstellen eines EMIF-Projekts, hat das Bild in Schritt 6 aktualisiert. • In Generieren des synthetisierbaren EMIF-Designs Bspample, aktualisierte die Abbildung in Schritt 3. • In Generieren des EMIF-Designs BspampDatei für Simulation, aktualisierte die Abbildung in Schritt 3. • In Simulation versus Hardware-Implementierung, korrigierte einen kleinen Tippfehler in der zweiten Tabelle. • In Mit dem Design ExampDatei mit dem EMIF Debug Toolkit, Schritt 6 geändert, Schritte 7 und 8 hinzugefügt.
Fortsetzung…

Dokumentversion	Intel Quartus Prime-Version	IP-Version	Änderungen
2020.04.13	20.1	2.1.0	• Im Um Kapitel, modifizierte die Tabelle im Release-Informationen Thema. • Im Design Bspample Schnellstartanleitung Kapitel: — Geänderter Schritt 7 und das zugehörige Bild in der Generieren des synthetisierbaren EMIF-Designs Bspample Thema. — Geändert Generieren des Designs BspampDatei mit der Debug-Option Thema. — Geändert Mit dem Design ExampDatei mit dem EMIF Debug Toolkit Thema.
2019.12.16	19.4	2.0.0	• Im Design Bspample Schnellstart Kapitel: — Die Abbildung in Schritt 6 des aktualisiert Erstellen eines EMIF-Projekts Thema. — Die Abbildung in Schritt 4 des aktualisiert Generieren des synthetisierbaren EMIF-Designs Bspample Thema. — Die Abbildung in Schritt 4 des aktualisiert Generieren des EMIF-Designs BspampDatei für Simulation Thema. — Geänderter Schritt 5 in der Generieren des EMIF-Designs BspampDatei für Simulation Thema. — Geändert Allgemeine Pin-Richtlinien Und Angrenzende Banken Abschnitte des Pin-Platzierung für Intel Agilex EMIF IP Thema.
2019.10.18	19.3		• Im Erstellen eines EMIF-Projekts Thema, aktualisierte das Bild mit Punkt 6. • Im Generieren und Konfigurieren der EMIF-IP Thema, aktualisierte die Abbildung mit Schritt 1. • In der Tabelle im Richtlinien für den Intel Agilex EMIF-Parametereditor Thema, änderte die Beschreibung für die Planke Tab. • Im Generieren des synthetisierbaren EMIF-Designs Bspample Und Generieren des EMIF-Designs BspampDatei für Simulation Themen, das Bild in Schritt 3 jedes Themas aktualisiert. • Im Generieren des EMIF-Designs BspampDatei für Simulation Thema, aktualisiert die Generiertes Simulationsdesign Bspample File Struktur Abbildung und änderte die Anmerkung nach der Abbildung. • Im Generieren des synthetisierbaren EMIF-Designs Bspample Thema, einen Schritt und eine Abbildung für mehrere Schnittstellen hinzugefügt.
2019.07.31	19.2	1.2.0	• Hinzugefügt Über die externen Speicherschnittstellen Intel Agilex FPGA IP Kapitel und Release-Informationen. • Aktualisierte Daten und Versionsnummern. • Kleinere Verbesserung der Synthesedesign Bspample Figur in der Synthesedesign Bspample Thema.
2019.04.02	19.1		• Erstveröffentlichung.

Dokument-Revisionsverlauf für externe Speicherschnittstellen Intel Agilex FPGA IP Design Example Benutzerhandbuch

Dokumente / Ressourcen

Intel UG-20219 Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example [pdf] Benutzerhandbuch UG-20219 Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example, UG-20219, Externe Speicherschnittstellen Intel Agilex FPGA IP Design Example, Schnittstellen Intel Agilex FPGA IP Design Example, Agilex FPGA IP Design Bspample

Verweise

• Bedienungsanleitung