Надворешни мемориски интерфејси Intel Stratix 10 FPGA IP Дизајн Прample
Дизајн ПрampВодич за брз почеток за надворешни мемориски интерфејси Intel® Stratix® 10 FPGA IP
Нов интерфејс и поавтоматизиран дизајн на прampLe flow е достапен за надворешните мемориски интерфејси Intel® Stratix® 10. На Прample јазичето Дизајни во уредувачот на параметри ви овозможува да наведете создавање на синтеза и симулација file сетови кои можете да ги користите за да ја потврдите вашата EMIF IP. Можете да генерирате ексampдизајнирајте специјално за комплет за развој на Intel FPGA или за која било EMIF IP што ја генерирате.
Слика 1. Општ дизајн Прample Работни текови
Слика 2. Генерирање на EMIF ПрampДизајн со комплет за развој на Intel Stratix 10
Креирање на проект EMIF
За софтверот Intel Quartus® Prime верзија 17.1 и понова, мора да креирате проект Intel Quartus Prime пред да генерирате EMIF IP и дизајн exampле.
- Стартувајте го софтверот Intel Quartus Prime и изберете File ➤ Волшебник за нов проект. Кликнете Следно.
- Наведете директориум и nme за проектот што сакате да го креирате. Кликнете Следно.
- Потврдете дека е избран Празен проект. Кликнете Следно два пати.
- Под филтерот за име, напишете го бројот на делот на уредот.
- Под Достапни уреди, изберете го соодветниот уред.
- Кликнете на Заврши.
Генерирање и конфигурирање на EMIF IP
Следниве чекори илустрираат како да генерирате и конфигурирате EMIF IP. Овој преглед создава интерфејс DDR4, но чекорите се слични за другите протоколи.
- Во прозорецот на IP Catalog, изберете Intel Stratix 10 External Memory Interfaces. (Ако прозорецот IP Catalog не е видлив, изберете View ➤ Utility Windows ➤ IP каталог.)
- Во уредувачот на IP параметри, наведете име на ентитет за EMIF IP (името што го давате овде станува file име за IP) и наведете директориум. Кликнете на Креирај.
- Уредувачот на параметри има повеќе јазичиња каде што мора да ги конфигурирате параметрите за да ја одразуваат вашата имплементација на EMIF:
Упатства за уредувач на параметри на Intel Stratix 10 EMIF
Табела 1. Упатства за уредувач на параметри EMIF
| Таб за уредувач на параметри | Насоки |
| Општо | Уверете се дека следните параметри се внесени правилно:
• Оценка за брзина за уредот. • Фреквенцијата на меморискиот часовник. • Референтната фреквенција на часовникот PLL. |
| Меморија | • Погледнете го листот со податоци за вашиот мемориски уред за да ги внесете параметрите на Меморија таб.
• Треба да внесете и одредена локација за пинот ALERT#. (Важи само за протоколот за меморија DDR4.) |
| Мем I/O | • За првични истраги на проектот, можете да ги користите стандардните поставки на
Мем I/O таб. • За напредна валидација на дизајнот, треба да извршите симулација на таблата за да извлечете оптимални поставки за завршување. |
| FPGA I/O | • За првични истраги на проектот, можете да ги користите стандардните поставки на
FPGA I/O таб. • За напредна валидација на дизајнот, треба да извршите симулација на табла со поврзани модели на IBIS за да изберете соодветни I/O стандарди. |
| Мем Тајминг | • За првични истраги на проектот, можете да ги користите стандардните поставки на
Мем Тајминг таб. • За напредна валидација на дизајнот, треба да внесете параметри според листот со податоци на вашиот мемориски уред. |
| Одбор | • За првични истраги на проектот, можете да ги користите стандардните поставки на
Одбор таб. • За напредна валидација на дизајнот и точно затворање на времето, треба да извршите симулација на таблата за да се изведат точни интерсимболни пречки (ISI)/ вкрстување и информации за искривување на плочката и пакетот, и да ги внесете на Одбор таб. |
| Контролор | Поставете ги параметрите на контролорот според саканата конфигурација и однесување за вашиот мемориски контролер. |
| Дијагностика | Можете да ги користите параметрите на Дијагностика таб за помош при тестирање и дебагирање на меморискиот интерфејс. |
| Exampле Дизајни | На Exampле Дизајни табот ви овозможува да генерирате дизајн на прamples за синтеза и за симулација. Генерираниот дизајн прample е комплетен EMIF систем кој се состои од EMIF IP и драјвер кој генерира случаен сообраќај за да го потврди меморискиот интерфејс. |
За детални информации за поединечни параметри, погледнете го соодветното поглавје за вашиот мемориски протокол во Упатството за корисникот IP интерфејси за надворешна меморија на Intel Stratix 10.
Генерирање на синтетизирачки EMIF дизајн Прample
За развојниот комплет Intel Stratix 10, доволно е да ги оставите повеќето од поставките за IP IP на Intel Stratix 10 EMIF на нивните стандардни вредности. За генерирање на дизајнот што може да се синтетизира прampле, следете ги овие чекори:
- На картичката Дијагностика, овозможете ги EMIF Debug Toolkit/On-Chip Debug Port и In-System-Sources-and-Probes за да обезбедите пристап до достапните функции за отстранување грешки.
- На прampво картичката Дизајни, проверете дали е означено полето Синтеза.
- Конфигурирајте ја EMIF IP и кликнете Генерирај прample Дизајн во горниот десен агол на прозорецот.
- Наведете директориум за дизајнот EMIF на прampи кликнете OK. Успешна генерација на дизајнот EMIF прample го создава следново fileпоставено под qii директориум.
Слика 3. Генериран дизајн што може да се синтетизира Прample File Структура
Забелешка: ако не го изберете полето за избор Симулација или Синтеза, директориумот за дестинации ќе содржи дизајн на платформата дизајнер files, кои не се компајбилни од софтверот Intel Quartus Prime директно, но можат да бидат viewуредено или уредено под Дизајнер на платформата. Во оваа ситуација, можете да ги извршите следните команди за да генерирате синтеза и симулација file множества.
- За да креирате проект што може да се компајлира, мора да ја извршите скриптата quartus_sh -t make_qii_design.tcl во дестинацискиот директориум.
- За да креирате проект за симулација, мора да ја извршите скриптата quartus_sh -t make_sim_design.tcl во дестинацискиот директориум.
Поврзани информации
- Синтеза Прample Дизајн на страница 19
- Intel Stratix 10 EMIF IP параметри Описи за DDR3
- Intel Stratix 10 EMIF IP параметри Описи за DDR4
- Intel Stratix 10 EMIF IP параметри Описи за QDRII/II+/Xtreme
- Intel Stratix 10 EMIF IP параметри Описи за QDR-IV
- Опис на параметрите на Intel Stratix 10 EMIF IP за RLDRAM 3
Генерирање на EMIF дизајн Прample за Симулација
За развојниот комплет Intel Stratix 10, доволно е да ги оставите повеќето од поставките за IP IP на Intel Stratix 10 EMIF на нивните стандардни вредности. За генерирање на дизајнот прampле за
симулација, следете ги овие чекори:
- На картичката Дијагностика, можете да изберете помеѓу два режима на калибрација: Прескокни калибрација и Целосна калибрација. (За детали за овие режими, погледнете во Simulation Versus Hardware Implementation, подоцна во ова поглавје.) За да го намалите времето на симулација, изберете Abstract PHY за брза симулација.
- На прampВо табот Дизајни, проверете дали е штиклирано полето Симулација. Исто така, изберете го бараниот формат за симулација HDL, или Verilog или VHDL.
- Конфигурирајте ја EMIF IP и кликнете Генерирај прample Дизајн во горниот десен агол на прозорецот.
- Наведете директориум за дизајнот EMIF на прampи кликнете OK.
Успешна генерација на дизајнот EMIF прample создава повеќекратни file сетови за различни поддржани симулатори, под директориум sim/ed_sim.
Слика 4. Генериран дизајн на симулација Прample File Структура
Забелешка: Ако не го изберете полето за избор Симулација или Синтеза, директориумот за дестинации ќе содржи дизајн на Платформа Дизајнер files, кои не се компајбилни од софтверот Intel Quartus Prime директно, но можат да бидат viewуредено или уредено под Дизајнер на платформата. Во оваа ситуација, можете да ги извршите следните команди за да генерирате синтеза и симулација file множества.
- За да креирате проект што може да се компајлира, мора да ја извршите скриптата quartus_sh -t make_qii_design.tcl во дестинацискиот директориум.
- За да креирате проект за симулација, мора да ја извршите скриптата quartus_sh -t make_sim_design.tcl во дестинацискиот директориум.
Поврзани информации
• Симулација Прampле Дизајн на
• Intel Stratix 10 EMIF IP – Симулирање на IP IP на меморијата
• Симулација наспроти хардверска имплементација на
Симулација наспроти имплементација на хардвер
За симулација на интерфејс за надворешна меморија, можете да изберете или прескокнување калибрација или целосна калибрација на картичката Дијагностика за време на генерирањето IP.
Модели за симулација на EMIF
Оваа табела ги споредува карактеристиките на моделите за калибрација со прескокнување и целосна калибрација.
Табела 2. Модели за симулација на EMIF: Прескокнување на калибрација наспроти целосна калибрација
| Прескокнете ја калибрацијата | Целосна калибрација |
| Симулација на ниво на систем фокусирана на корисничка логика. | Симулација на мемориски интерфејс фокусирана на калибрација. |
| Деталите за калибрацијата не се заробени. | Ги доловува сите сtages на калибрација. |
| Има можност за складирање и преземање податоци. | Вклучува израмнување, побитна дескрипција, итн. |
| Претставува точна ефикасност. | |
| Не го зема предвид искривувањето на таблата. | |
RTL симулација наспроти имплементација на хардвер
Оваа табела ги истакнува клучните разлики помеѓу симулацијата на EMIF и имплементацијата на хардверот.
Табела 3. Симулација на EMIF RTL наспроти имплементација на хардвер
| RTL Симулација | Хардверска имплементација |
| Nios® иницијализацијата и кодот за калибрација се извршуваат паралелно. | Nios иницијализацијата и кодот за калибрација се извршуваат последователно. |
| Интерфејсите го потврдуваат сигналот cal_done истовремено при симулација. | Операциите за фитер го одредуваат редоследот на калибрација, а интерфејсите не го потврдуваат cal_done истовремено. |
Треба да извршите RTL симулации врз основа на сообраќајни обрасци за апликацијата на вашиот дизајн. Имајте предвид дека RTL симулацијата не моделира доцнења во трага на PCB што може да предизвика несовпаѓање во латентноста помеѓу RTL симулацијата и имплементацијата на хардверот.
Симулирање на IP интерфејс за надворешна меморија со ModelSim
Оваа постапка покажува како да се симулира дизајнот на EMIF прampле.
- Стартувајте го софтверот Mentor Graphics* ModelSim и изберете File ➤ Променете го директориумот. Одете до директориумот sim/ed_sim/mentor во рамките на генерираниот дизајн на прampпапката le.
- Потврдете дека прозорецот за препис е прикажан на дното на екранот. Ако прозорецот Транскрипт не е видлив, прикажете го со кликнување View ➤ Препис.
- Во прозорецот Транскрипт, стартувајте го изворот msim_setup.tcl.
- Откако изворот msim_setup.tcl ќе заврши со работа, стартувајте го ld_debug во прозорецот за препис.
- Откако ld_debug ќе заврши со работа, проверете дали е прикажан прозорецот Objects. Ако прозорецот Објекти не е видлив, прикажете го со кликнување View ➤ Предмети.
- Во прозорецот Објекти, изберете ги сигналите што сакате да ги симулирате со десен клик и избирање Додај бран.
- Откако ќе завршите со избирање на сигналите за симулација, извршете run -all во прозорецот VTranscript. Симулацијата работи додека не се заврши.
- Ако симулацијата не е видлива, кликнете View ➤ Бран.
Поврзани информации
Intel Stratix 10 EMIF IP – Симулирачка IP на меморија
Поставување пинови за Intel Stratix 10 EMIF IP
Оваа тема дава упатства за поставување на пиновите.
Во текот наview
Intel Stratix 10 FPGA ја имаат следнава структура:
- Секој уред содржи помеѓу 2 и 3 I/O колони.
- Секоја I/O колона содржи до 12 I/O банки.
- Секоја I/O банка содржи 4 ленти.
- Секоја лента содржи 12 I/O (GPIO) пинови за општа намена.
Општи упатства за пинови
Следниве точки даваат општи упатства за иглички:
- Осигурете се дека пиновите за даден интерфејс за надворешна меморија се наоѓаат во една колона I/O.
- Интерфејсите што опфаќаат повеќе банки мора да ги исполнуваат следниве барања:
- Банките мора да бидат соседни една до друга. За информации за соседните банки, погледнете го Упатството за корисникот IP интерфејси за надворешна меморија на Intel Stratix 10.
- Адресата и командната банка мора да бидат во централна банка за да се минимизира латентноста. Ако меморискиот интерфејс користи парен број банки, адресата и командната банка може да се наоѓаат во која било од двете централни банки.
- Неискористените пинови може да се користат како I/O пинови за општа намена.
- Сите адреси и команди и поврзаните пинови мора да бидат во една банка.
- Пиновите за адреса и команди и податоци може да споделуваат банка под следниве услови:
- Пиновите за адреси и команди и податоци не можат да споделуваат лента за влез/излез.
- За пиновите на податоци може да се користи само неискористена лента за влез/излез во адресата и командната банка.
Табела 4. Општи ограничувања на пиновите
| Тип на сигнал | Ограничување |
| Data Strobe | Сите сигнали кои припаѓаат на DQ група мора да бидат во истата I/O лента. |
| Податоци | Поврзани DQ пинови мора да се наоѓаат во истата I/O лента. За протоколи кои не поддржуваат двонасочни податочни линии, сигналите за читање треба да се групираат одделно од сигналите за запишување. |
| Адреса и команда | Пиновите за адреса и команди мора да се наоѓаат на предефинирани локации во рамките на I/O банка. |
Соседните банки
За банките да се сметаат за соседни, тие мора да живеат во истата колона В/И. /О
Упатство за употреба.
Кога се повикувате на табелите во Упатството за корисникот за I/O за општа намена Stratix 10, безбедно е да се претпостави дека сите прикажани банки се соседни, освен ако не е присутен симболот „–“; симболот „–“ покажува дека банката не е обврзана за пакетот.
Задачи за пин
За да ги одредите локациите за сите EMIF I/O пинови, треба да ја повикате табелата со пинови за вашиот уред. Кога се повикувате на табелата со пинови, се дадени броевите на банките, индексите на I/O на банките и имињата на пиновите. Индексите на пиновите за адресни и командни пинови можете да ги најдете во табелата со шеми Stratix 10 лоцирана на Intel FPGA webсајт. Можете да извршувате задачи со пинови на различни начини. Препорачаниот пристап е рачно да се ограничат некои сигнали од интерфејсот и да се остави Intel Quartus Prime Fitter да се справи со останатото. Овој метод се состои од консултирање на табелите со пинови за да се најдат правни позиции за некои од пиновите на интерфејсот и нивно доделување преку .qsf file што се генерира со дизајнот EMIF, прampле. За овој метод на поставување I/O, мора да ги ограничите следните сигнали:
- CK0
- Еден DQS пин по група
- PLL референтен часовник
- RZQ
Врз основа на горенаведените ограничувања, Intel Quartus Prime Fitter ги ротира пиновите во секоја лента по потреба. Следната слика илустрира прampДоделување на пинови за интерфејс DDR3 x72 со следните селекции:
- Адресата и командниот пин се сместени во банката 2M и бараат 3 ленти.
- CK0 е ограничен на пинот 8 во банката 2M.
- Пиновите на референтниот часовник на PLL се ограничени на пиновите 24 и 25 во банката 2M.
- RZQ е ограничен на пин 26 во банката 2M.
- Податоците се сместени во банките 2N, 2M и 2L и бараат 9 ленти.
- DQS групите 1-4 се сместени во банката 2N.
- DQS групата 0 е сместена во банката 2M.
- DQS групите 5-8 се сместени во банка 2L.
Слика 5. Доделувања со пинови Прampле: интерфејс DDR3 x73
Во овој ексample, за да го ограничите CK0 на пинот 8 во банката 2M, би ја додале следната линија на .qsf file, врз основа на соодветната табела со пинови:
Форматот на горенаведеното доделување пинови може да се примени на сите пинови:
Поврзани информации
- Модуларни I/O банки во уредите Intel Stratix 10
- Intel Stratix 10 EMIF IP DDR3
- Intel Stratix 10 EMIF IP за DDR4
- Intel Stratix 10 EMIF IP за QDRII/II+/Xtreme
- Intel Stratix 10 EMIF IP за QDR-IV
- Intel Stratix 10 EMIF IP за RLDRAM 3
Составување и програмирање на Intel Stratix 10 EMIF Design Example
Откако ќе ги направите потребните доделувања на пиновите во .qsf file, можете да го составите дизајнот прampво софтверот Intel Quartus Prime.
- Одете до папката Intel Quartus Prime што го содржи дизајнот прampдиректориумот.
- Отворете го проектот Intel Quartus Prime file, (.qpf).
- За да започнете со компилација, кликнете на Обработка ➤ Започнете со компилација. Успешното завршување на компилацијата генерира .соф file, што овозможува дизајнот да работи на хардвер.
- За да го програмирате вашиот уред со компајлираниот дизајн, отворете го програмерот со кликнување на Tools ➤ Programmer.
- Во програмерот, кликнете Автоматско откривање за да откриете поддржани уреди.
- Изберете го уредот Intel Stratix 10 и потоа изберете Промени File.
- Одете до генерираната ed_synth.sof file и изберете Отвори.
- Кликнете на Start за да започнете со програмирање на уредот Intel Stratix 10. Кога уредот е успешно програмиран, лентата за напредок во горниот десен агол на прозорецот треба да означува 100% (Успешно).
Дебагирање на Intel Stratix 10 EMIF Design Example
EMIF Debug Toolkit е достапен за да помогне во дебагирањето на дизајните на надворешните мемориски интерфејси. Комплетот со алатки ви овозможува да прикажувате маргини за читање и пишување и да генерирате дијаграми за очи. Откако ќе го програмирате развојниот комплет Intel Stratix 10, можете да ја потврдите неговата работа со помош на EMIF Debug Toolkit.
- За да го стартувате EMIF Debug Toolkit, одете до Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
- Кликнете на Иницијализирај врски.
- Кликнете Поврзете го проектот со уредот. Се појавува прозорец; проверете дали е избран точниот уред и дали правилното .соф file е избрано.
- Кликнете на Креирај мемориски интерфејс конекција. Прифатете ги стандардните поставки со кликнување на ОК.
Развојниот комплет Intel Stratix 10 сега е поставен да функционира со EMIF Debug Toolkit и може да генерирате кој било од следниве извештаи со двоен клик на соодветната опција:
- Повторете ја калибрацијата. Изработува извештај за калибрација кој го сумира статусот на калибрација по DQ/DQS група заедно со маргините за секој DQ/DQS пин.
- Маргинација на возачот. Произведува извештај кој ги сумира маргините за читање и запишување по I/O пин. Ова се разликува од маргинацијата за калибрација бидејќи маргинацијата на возачот се доловува за време на сообраќајот во режим на корисник наместо за време на калибрацијата
- Создадете дијаграм за очи. Генерира дијаграми за читање и пишување очи за секој DQ пин врз основа на шеми на податоци за калибрација.
- Калибрирајте го завршувањето. Поместува различни крајни вредности и ги известува маргините што ги обезбедува секоја завршна вредност. Користете ја оваа функција за да помогнете во изборот на оптимално завршување за меморискиот интерфејс.
Поврзани информации
Intel Stratix 10 EMIF IP дебагирање
Дизајн ПрampОпис за интерфејси за надворешна меморија Intel Stratix 10 FPGA IP
Кога ја параметрирате и генерирате вашата EMIF IP IP, можете да наведете дека системот создава директориуми за симулација и синтеза file поставува, и генерира file се поставува автоматски. Ако изберете Симулација или Синтеза под Прampле Дизајн Files на прample Designs табот, системот создава целосна симулација file сет или целосна синтеза file сет, во согласност со вашиот избор.
Синтеза Прampле Дизајн
Синтезата прampДизајнот ги содржи главните блокови прикажани на сликата подолу.
- Сообраќаен генератор, кој е синтетизиран Avalon®-MM прampдвигател кој имплементира псевдо-случајна шема на читање и запишување на параметризиран број на адреси. Сообраќајниот генератор, исто така, ги следи податоците што се читаат од меморијата за да се увери дека се совпаѓаат со напишаните податоци и дека поинаку потврдува дефект.
- Примерок од меморискиот интерфејс, кој вклучува:
- Мемориски контролер што се движи помеѓу интерфејсот Avalon-MM и интерфејсот AFI.
- PHY, кој служи како интерфејс помеѓу меморискиот контролер и надворешните мемориски уреди за извршување на операции за читање и запишување.
Слика 6. Синтеза Прampле Дизајн
Ако ја користите функцијата Ping Pong PHY, синтезата прampДизајнот вклучува два сообраќајни генератори кои издаваат команди на два независни мемориски уреди преку два независни контролери и заеднички PHY, како што е прикажано на следната слика.
Слика 7. Синтеза Прample Дизајн за пинг понг PHY
Ако користите RLDRAM 3, сообраќајниот генератор во синтезата прampДизајнот директно комуницира со PHY користејќи AFI, како што е прикажано на следната слика.
Слика 8. Синтеза Прample Дизајн за RLDRAM 3 интерфејси
Забелешка: ако еден или повеќе параметри на режимот за споделување PLL, режимот за споделување DLL или режимот за споделување OCT се поставени на која било вредност освен Без споделување, синтезата пр.ampДизајнот ќе содржи два примери на генератор на сообраќај/мемориски интерфејс. Двата примероци на генератор на сообраќај/мемориски интерфејс се поврзани само со споделени PLL/DLL/OCT конекции како што е дефинирано со поставките на параметарот. Инстанците на генератор на сообраќај/мемориски интерфејс покажуваат како можете да направите такви врски во вашите сопствени дизајни.
Забелешка: Тек на синтеза од трета страна како што е опишано во Упатството за корисникот на стандардно издание на Intel Quartus Prime: Синтезата од трета страна не е поддржан тек за EMIF IP.
Поврзани информации
Генерирање на синтетизирачки EMIF дизајн Прampле на
Симулација Прampле Дизајн
Симулацијата прampДизајнот ги содржи главните блокови прикажани на следната слика.
- Примерок на синтезата прampдизајн. Како што е опишано во претходниот дел, синтезата прampДизајнот содржи генератор на сообраќај и примерок од меморискиот интерфејс. Овие блокови стандардно ги користат апстрактните симулациски модели каде што е соодветно за брза симулација.
- Мемориски модел, кој делува како генерички модел кој се придржува до спецификациите на меморискиот протокол. Често, продавачите на меморија обезбедуваат модели за симулација за нивните специфични мемориски компоненти кои можете да ги преземете од нивните webсајтови.
- Проверка на статус, која ги следи статусните сигнали од IP интерфејсот на надворешната меморија и генератор на сообраќај, за да сигнализира севкупна состојба на поминување или откажување.
Слика 9. Симулација Прampле Дизајн
Ако ја користите функцијата Ping Pong PHY, симулацијата прampДизајнот вклучува два сообраќајни генератори кои издаваат команди на два независни мемориски уреди преку два независни контролери и заеднички PHY, како што е прикажано на следната слика.
Слика 10. Симулација Прample Дизајн за пинг понг PHY
Ако користите RLDRAM 3, сообраќајниот генератор во симулацијата прampДизајнот директно комуницира со PHY користејќи AFI, како што е прикажано на следната слика.
Слика 11. Симулација Прample Дизајн за RLDRAM 3 интерфејси
Поврзани информации
Генерирање на EMIF дизајн Прample за Симулација на
Example Дизајни интерфејс Таб
Уредувачот на параметри вклучува Прample Дизајни табот кој ви овозможува да го параметрирате и генерирате вашиот поранешенample дизајни.л
Достапно ПрampОддел за дизајни
Повлекувањето Избери дизајн ви овозможува да го изберете саканиот прampдизајн. Во моментов, EMIF Example Дизајнот е единствениот достапен избор и е стандардно избран.
Историја на ревизии на документи за интерфејси за надворешна меморија Intel Stratix 10 FPGA IP Design ExampУпатство за употреба
| Верзија на документ | Интел Quartus Prime верзија | Промени |
| 2021.03.29 | 21.1 | • Во ExampЛе Дизајн Брз почеток поглавје, ги отстрани референците на симулаторот NCSim*. |
| 2018.09.24 | 18.1 | • Ажурирани бројки во Генерирање на синтетизирачки EMIF дизајн Прample и Генерирање на EMIF дизајн Прample за Симулација теми. |
| 2018.05.07 | 18.0 | • Променет наслов на документот од Intel Stratix 10 интерфејси за надворешна меморија IP Дизајн ПрampУпатство за употреба до Надворешни мемориски интерфејси Intel Stratix 10 FPGA IP Дизајн ПрampУпатство за употреба.
• Поправени точки во Во текот наview дел од Поставување пинови за Intel Stratix 10 EMIF IP тема. |
| Датум | Верзија | Промени |
| ноември 2017 година | 2017.11.06 | Почетно ослободување. |
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
Документи / ресурси
 |
Интел интерфејси за надворешна меморија Intel Stratix 10 FPGA IP Дизајн Прample [pdf] Упатство за корисникот Надворешни мемориски интерфејси Intel Stratix 10 FPGA IP Дизајн Прample, Надворешни, мемориски интерфејси Intel Stratix 10 FPGA IP Дизајн Прample, Intel Stratix 10 FPGA IP Дизајн Прample, 10 FPGA IP Дизајн Прample |
