External Memory Interfaces Intel Stratix 10 FPGA IP Design Example
រចនា Example មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័សសម្រាប់ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ Intel® Stratix® 10 FPGA IP
ចំណុចប្រទាក់ថ្មី និងការរចនាស្វ័យប្រវត្តិច្រើនជាងមុន ឧample flow មានសម្រាប់ Intel® Stratix® 10 ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ។ អតីតample ផ្ទាំងរចនានៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រអនុញ្ញាតឱ្យអ្នកបញ្ជាក់ការបង្កើតការសំយោគ និងការក្លែងធ្វើ file កំណត់ដែលអ្នកអាចប្រើដើម្បីធ្វើឱ្យ IP EMIF របស់អ្នកមានសុពលភាព។ អ្នកអាចបង្កើតអតីតample រចនាជាពិសេសសម្រាប់ឧបករណ៍អភិវឌ្ឍន៍ Intel FPGA ឬសម្រាប់ EMIF IP ណាមួយដែលអ្នកបង្កើត។
រូបភាពទី 1. ការរចនាទូទៅ Example លំហូរការងារ
រូបភាពទី 2. ការបង្កើត EMIF Exampការរចនាជាមួយនឹងកញ្ចប់អភិវឌ្ឍន៍ Intel Stratix 10
ការបង្កើតគម្រោង EMIF
សម្រាប់កម្មវិធី Intel Quartus® Prime កំណែ 17.1 និងក្រោយនេះ អ្នកត្រូវតែបង្កើតគម្រោង Intel Quartus Prime មុនពេលបង្កើត EMIF IP និងការរចនា exampលេ
- បើកដំណើរការកម្មវិធី Intel Quartus Prime ហើយជ្រើសរើស File ➤ អ្នកជំនួយគម្រោងថ្មី។ ចុចបន្ទាប់។
- បញ្ជាក់ថត និង nme សម្រាប់គម្រោងដែលអ្នកចង់បង្កើត។ ចុចបន្ទាប់។
- ផ្ទៀងផ្ទាត់ថាគម្រោងទទេត្រូវបានជ្រើសរើស។ ចុច Next ពីរដង។
- នៅក្រោមតម្រងឈ្មោះ វាយលេខផ្នែកឧបករណ៍។
- នៅក្រោមឧបករណ៍ដែលមាន សូមជ្រើសរើសឧបករណ៍ដែលសមស្រប។
- ចុច Finish ។
ការបង្កើត និងកំណត់រចនាសម្ព័ន្ធ EMIF IP
ជំហានខាងក្រោមបង្ហាញពីរបៀបបង្កើត និងកំណត់រចនាសម្ព័ន្ធ EMIF IP ។ ការណែនាំនេះបង្កើតចំណុចប្រទាក់ DDR4 ប៉ុន្តែជំហានគឺស្រដៀងគ្នាសម្រាប់ពិធីការផ្សេងទៀត។
- នៅក្នុងបង្អួច IP Catalog សូមជ្រើសរើស Intel Stratix 10 External Memory Interfaces ។ (ប្រសិនបើបង្អួច IP Catalog មិនអាចមើលឃើញ សូមជ្រើសរើស View ➤ ឧបករណ៍ប្រើប្រាស់វីនដូ ➤ កាតាឡុក IP ។)
- នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ផ្តល់ឈ្មោះអង្គភាពសម្រាប់ EMIF IP (ឈ្មោះដែលអ្នកផ្តល់នៅទីនេះក្លាយជា file ឈ្មោះសម្រាប់ IP) និងបញ្ជាក់ថត។ ចុចបង្កើត។
- កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រមានផ្ទាំងជាច្រើនដែលអ្នកត្រូវតែកំណត់រចនាសម្ព័ន្ធប៉ារ៉ាម៉ែត្រដើម្បីឆ្លុះបញ្ចាំងពីការអនុវត្ត EMIF របស់អ្នក៖
Intel Stratix 10 EMIF Parameter Editor Guidelines
តារាង 1. ការណែនាំអំពីកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ EMIF
| ផ្ទាំងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ | ការណែនាំ |
| ទូទៅ | សូមប្រាកដថា ប៉ារ៉ាម៉ែត្រខាងក្រោមត្រូវបានបញ្ចូលត្រឹមត្រូវ៖
• កម្រិតល្បឿនសម្រាប់ឧបករណ៍។ • ប្រេកង់នាឡិកាអង្គចងចាំ។ • ប្រេកង់នាឡិកាយោង PLL ។ |
| ការចងចាំ | • យោងទៅសន្លឹកទិន្នន័យសម្រាប់ឧបករណ៍អង្គចងចាំរបស់អ្នកដើម្បីបញ្ចូលប៉ារ៉ាម៉ែត្រនៅលើ ការចងចាំ ផ្ទាំង។
• អ្នកក៏គួរតែបញ្ចូលទីតាំងជាក់លាក់មួយសម្រាប់ ALERT# pin។ (អនុវត្តចំពោះពិធីការអង្គចងចាំ DDR4 តែប៉ុណ្ណោះ។ ) |
| ម៉ែ អាយ/អូ | • សម្រាប់ការស៊ើបអង្កេតគម្រោងដំបូង អ្នកអាចប្រើការកំណត់លំនាំដើមនៅលើ
Mem I/O ផ្ទាំង។ • សម្រាប់សុពលភាពនៃការរចនាកម្រិតខ្ពស់ អ្នកគួរតែអនុវត្តការក្លែងធ្វើក្តារដើម្បីទទួលបានការកំណត់ការបញ្ចប់ដ៏ល្អប្រសើរ។ |
| FPGA I/O | • សម្រាប់ការស៊ើបអង្កេតគម្រោងដំបូង អ្នកអាចប្រើការកំណត់លំនាំដើមនៅលើ
FPGA I/O ផ្ទាំង។ • សម្រាប់សុពលភាពនៃការរចនាកម្រិតខ្ពស់ អ្នកគួរតែអនុវត្តការក្លែងធ្វើក្តារជាមួយនឹងម៉ូដែល IBIS ដែលពាក់ព័ន្ធ ដើម្បីជ្រើសរើសស្តង់ដារ I/O ដែលសមស្រប។ |
| ពេលវេលាកំណត់ | • សម្រាប់ការស៊ើបអង្កេតគម្រោងដំបូង អ្នកអាចប្រើការកំណត់លំនាំដើមនៅលើ
ពេលវេលាកំណត់ ផ្ទាំង។ • សម្រាប់សុពលភាពនៃការរចនាកម្រិតខ្ពស់ អ្នកគួរតែបញ្ចូលប៉ារ៉ាម៉ែត្រដោយយោងតាមសន្លឹកទិន្នន័យរបស់ឧបករណ៍អង្គចងចាំរបស់អ្នក។ |
| ក្តារ | • សម្រាប់ការស៊ើបអង្កេតគម្រោងដំបូង អ្នកអាចប្រើការកំណត់លំនាំដើមនៅលើ
ក្តារ ផ្ទាំង។ • សម្រាប់សុពលភាពនៃការរចនាកម្រិតខ្ពស់ និងការបិទពេលវេលាត្រឹមត្រូវ អ្នកគួរតែអនុវត្តការក្លែងធ្វើក្តារដើម្បីទទួលបានការជ្រៀតជ្រែករវាងនិមិត្តសញ្ញាត្រឹមត្រូវ (ISI)/ crosstalk និងព័ត៌មានក្តារបន្ទះ និងកញ្ចប់ព័ត៌មាន ហើយបញ្ចូលវានៅលើ ក្តារ ផ្ទាំង។ |
| ឧបករណ៍បញ្ជា | កំណត់ប៉ារ៉ាម៉ែត្រឧបករណ៍បញ្ជាដោយយោងទៅតាមការកំណត់រចនាសម្ព័ន្ធ និងអាកប្បកិរិយាដែលអ្នកចង់បានសម្រាប់ឧបករណ៍បញ្ជាអង្គចងចាំរបស់អ្នក។ |
| រោគវិនិច្ឆ័យ | អ្នកអាចប្រើប៉ារ៉ាម៉ែត្រនៅលើ រោគវិនិច្ឆ័យ tab ដើម្បីជួយក្នុងការធ្វើតេស្ត និងបំបាត់កំហុសចំណុចប្រទាក់អង្គចងចាំរបស់អ្នក។ |
| Exampឡេ រចនា | នេះ។ Exampឡេ រចនា ផ្ទាំងអនុញ្ញាតឱ្យអ្នកបង្កើតការរចនា examples សម្រាប់ការសំយោគ និងសម្រាប់ការក្លែងធ្វើ។ ការរចនាដែលបានបង្កើត ឧample គឺជាប្រព័ន្ធ EMIF ពេញលេញដែលមាន EMIF IP និងកម្មវិធីបញ្ជាដែលបង្កើតចរាចរចៃដន្យដើម្បីធ្វើសុពលភាពចំណុចប្រទាក់អង្គចងចាំ។ |
សម្រាប់ព័ត៌មានលម្អិតអំពីប៉ារ៉ាម៉ែត្រនីមួយៗ សូមមើលជំពូកដែលសមរម្យសម្រាប់ពិធីការអង្គចងចាំរបស់អ្នកនៅក្នុង Intel Stratix 10 External Memory Interfaces IP Guide User ។
ការបង្កើត EMIF Design Example
សម្រាប់ឧបករណ៍អភិវឌ្ឍន៍ Intel Stratix 10 វាគ្រប់គ្រាន់ក្នុងការទុកការកំណត់ IP ភាគច្រើនរបស់ Intel Stratix 10 EMIF តាមតម្លៃលំនាំដើមរបស់ពួកគេ។ ដើម្បីបង្កើតការរចនាដែលអាចសំយោគបាន ឧampដូច្នេះ សូមអនុវត្តតាមជំហានទាំងនេះ៖
- នៅលើផ្ទាំង Diagnostics បើកដំណើរការ EMIF Debug Toolkit/On-Chip Debug Port និង In-System-Sources-and-Probes ដើម្បីផ្តល់នូវការចូលប្រើមុខងារបំបាត់កំហុសដែលមាន។
- នៅលើ Exampផ្ទាំង Designs សូមប្រាកដថាប្រអប់ Synthesis ត្រូវបានធីក។
- កំណត់រចនាសម្ព័ន្ធ EMIF IP ហើយចុច បង្កើត Example រចនានៅជ្រុងខាងលើស្តាំនៃបង្អួច។
- បញ្ជាក់ថតសម្រាប់ការរចនា EMIF example ហើយចុច OK ។ ជំនាន់ជោគជ័យនៃការរចនា EMIF exampលេបង្កើតដូចខាងក្រោម fileកំណត់នៅក្រោមថត qii ។
រូបភាពទី 3. បង្កើតការរចនាដែលអាចសំយោគបាន ឧample File រចនាសម្ព័ន្ធ
ចំណាំ៖ ប្រសិនបើអ្នកមិនជ្រើសរើសប្រអប់ធីក Simulation ឬ Synthesis ទេ ថតទិសដៅនឹងមានការរចនា Platform Designer files ដែលមិនត្រូវបានចងក្រងដោយកម្មវិធី Intel Quartus Prime ដោយផ្ទាល់ ប៉ុន្តែអាចជា viewed ឬកែសម្រួលនៅក្រោមអ្នករចនាវេទិកា។ ក្នុងស្ថានភាពនេះ អ្នកអាចដំណើរការពាក្យបញ្ជាខាងក្រោមដើម្បីបង្កើតការសំយោគ និងការក្លែងធ្វើ file សំណុំ។
- ដើម្បីបង្កើតគម្រោងដែលអាចចងក្រងបាន អ្នកត្រូវតែដំណើរការស្គ្រីប quartus_sh -t make_qii_design.tcl នៅក្នុងថតទិសដៅ។
- ដើម្បីបង្កើតគម្រោងក្លែងធ្វើ អ្នកត្រូវតែដំណើរការស្គ្រីប quartus_sh -t make_sim_design.tcl នៅក្នុងថតទិសដៅ។
ព័ត៌មានពាក់ព័ន្ធ
- សំយោគ Example Design នៅទំព័រ 19
- ការពិពណ៌នាអំពីប៉ារ៉ាម៉ែត្រ IP របស់ Intel Stratix 10 EMIF សម្រាប់ DDR3
- ការពិពណ៌នាអំពីប៉ារ៉ាម៉ែត្រ IP របស់ Intel Stratix 10 EMIF សម្រាប់ DDR4
- ការពិពណ៌នាអំពីប៉ារ៉ាម៉ែត្រ IP របស់ Intel Stratix 10 EMIF សម្រាប់ QDRII/II+/Xtreme
- ការពិពណ៌នាអំពីប៉ារ៉ាម៉ែត្រ IP របស់ Intel Stratix 10 EMIF សម្រាប់ QDR-IV
- ការពិពណ៌នាអំពីប៉ារ៉ាម៉ែត្រ IP របស់ Intel Stratix 10 EMIF សម្រាប់ RLDRAM 3
ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ
សម្រាប់ឧបករណ៍អភិវឌ្ឍន៍ Intel Stratix 10 វាគ្រប់គ្រាន់ក្នុងការទុកការកំណត់ IP ភាគច្រើនរបស់ Intel Stratix 10 EMIF តាមតម្លៃលំនាំដើមរបស់ពួកគេ។ ដើម្បីបង្កើតការរចនា ឧampឡេសម្រាប់
ការក្លែងធ្វើ អនុវត្តតាមជំហានទាំងនេះ៖
- នៅលើផ្ទាំងការវិនិច្ឆ័យ អ្នកអាចជ្រើសរើសរវាងរបៀបក្រិតពីរ៖ រំលងការក្រិតតាមខ្នាត និងការក្រិតពេញ។ (សម្រាប់ព័ត៌មានលម្អិតអំពីរបៀបទាំងនេះ សូមមើលការក្លែងធ្វើធៀបនឹងការអនុវត្តផ្នែករឹង នៅពេលក្រោយក្នុងជំពូកនេះ។) ដើម្បីកាត់បន្ថយពេលវេលានៃការក្លែងធ្វើ សូមជ្រើសរើស Abstract PHY សម្រាប់ការក្លែងធ្វើលឿន។
- នៅលើ Exampផ្ទាំង Designs សូមប្រាកដថាប្រអប់ Simulation ត្រូវបានធីក។ ក៏ជ្រើសរើសទម្រង់ Simulation HDL ដែលត្រូវការ ទាំង Verilog ឬ VHDL ។
- កំណត់រចនាសម្ព័ន្ធ EMIF IP ហើយចុច បង្កើត Example រចនានៅជ្រុងខាងលើស្តាំនៃបង្អួច។
- បញ្ជាក់ថតសម្រាប់ការរចនា EMIF example ហើយចុច OK ។
ជំនាន់ជោគជ័យនៃការរចនា EMIF exampលេបង្កើតច្រើន។ file កំណត់សម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រផ្សេងៗ នៅក្រោមថតស៊ីម/ed_sim។
រូបភាពទី 4. បង្កើតការរចនាក្លែងធ្វើ ឧample File រចនាសម្ព័ន្ធ
ចំណាំ៖ ប្រសិនបើអ្នកមិនជ្រើសរើសប្រអប់ធីក Simulation ឬ Synthesis ទេ ថតទិសដៅនឹងមានការរចនា Platform Designer files ដែលមិនត្រូវបានចងក្រងដោយកម្មវិធី Intel Quartus Prime ដោយផ្ទាល់ ប៉ុន្តែអាចជា viewed ឬកែសម្រួលនៅក្រោមអ្នករចនាវេទិកា។ ក្នុងស្ថានភាពនេះ អ្នកអាចដំណើរការពាក្យបញ្ជាខាងក្រោមដើម្បីបង្កើតការសំយោគ និងការក្លែងធ្វើ file សំណុំ។
- ដើម្បីបង្កើតគម្រោងដែលអាចចងក្រងបាន អ្នកត្រូវតែដំណើរការស្គ្រីប quartus_sh -t make_qii_design.tcl នៅក្នុងថតទិសដៅ។
- ដើម្បីបង្កើតគម្រោងក្លែងធ្វើ អ្នកត្រូវតែដំណើរការស្គ្រីប quartus_sh -t make_sim_design.tcl នៅក្នុងថតទិសដៅ។
ព័ត៌មានពាក់ព័ន្ធ
• ការក្លែងធ្វើ Example រចនានៅលើ
• Intel Stratix 10 EMIF IP – ក្លែងធ្វើ Memory IP
• ការក្លែងធ្វើធៀបនឹងការអនុវត្តផ្នែករឹងត្រូវបានបើក
ការក្លែងធ្វើធៀបនឹងការអនុវត្តផ្នែករឹង
សម្រាប់ការក្លែងធ្វើចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ អ្នកអាចជ្រើសរើសរំលងការក្រិតតាមខ្នាត ឬការក្រិតតាមខ្នាតពេញលេញនៅលើផ្ទាំងការវិនិច្ឆ័យកំឡុងពេលបង្កើត IP ។
ម៉ូដែលក្លែងធ្វើ EMIF
តារាងនេះប្រៀបធៀបលក្ខណៈនៃការរំលងការក្រិតតាមខ្នាត និងគំរូក្រិតពេញ។
តារាងទី 2. គំរូក្លែងធ្វើ EMIF៖ រំលងការក្រិតតាមខ្នាតធៀបនឹងការក្រិតពេញ
| រំលងការក្រិតតាមខ្នាត | ការក្រិតតាមខ្នាតពេញលេញ |
| ការក្លែងធ្វើកម្រិតប្រព័ន្ធផ្តោតលើតក្កវិជ្ជាអ្នកប្រើប្រាស់។ | ការក្លែងធ្វើចំណុចប្រទាក់អង្គចងចាំផ្តោតលើការក្រិតតាមខ្នាត។ |
| ព័ត៌មានលម្អិតនៃការក្រិតមិនត្រូវបានចាប់យកទេ។ | ចាប់យកទាំងអស់ stages នៃការក្រិតតាមខ្នាត។ |
| មានសមត្ថភាពក្នុងការរក្សាទុក និងទាញយកទិន្នន័យ។ | រួមបញ្ចូលទាំងការដាក់កម្រិត, per-bit deskew ជាដើម។ |
| តំណាងឱ្យប្រសិទ្ធភាពត្រឹមត្រូវ។ | |
| មិនចាត់ទុកក្តារបន្ទះ | |
ការក្លែងធ្វើ RTL ធៀបនឹងការអនុវត្តផ្នែករឹង
តារាងនេះបង្ហាញពីភាពខុសគ្នាសំខាន់ៗរវាងការក្លែងធ្វើ EMIF និងការអនុវត្តផ្នែករឹង។
តារាងទី 3. ការក្លែងធ្វើ EMIF RTL ធៀបនឹងការអនុវត្តផ្នែករឹង
| ការក្លែងធ្វើ RTL | ការអនុវត្តផ្នែករឹង |
| Nios® ចាប់ផ្តើម និងកូដក្រិតតាមខ្នាត ដំណើរការស្របគ្នា។ | ការចាប់ផ្ដើម Nios និងកូដក្រិតតាមខ្នាត ប្រតិបត្តិតាមលំដាប់លំដោយ។ |
| ចំណុចប្រទាក់អះអាងសញ្ញា cal_done ក្នុងពេលដំណាលគ្នាក្នុងការក្លែងធ្វើ។ | ប្រតិបត្តិការ Fitter កំណត់លំដាប់នៃការក្រិតតាមខ្នាត ហើយចំណុចប្រទាក់មិនអះអាង cal_done ក្នុងពេលដំណាលគ្នា។ |
អ្នកគួរតែដំណើរការការក្លែងធ្វើ RTL ដោយផ្អែកលើគំរូចរាចរណ៍សម្រាប់កម្មវិធីនៃការរចនារបស់អ្នក។ ចំណាំថាការក្លែងធ្វើ RTL មិនយកគំរូតាមការពន្យាពេលតាមដាន PCB ដែលអាចបណ្តាលឱ្យមានភាពខុសគ្នានៃភាពយឺតយ៉ាវរវាងការក្លែងធ្វើ RTL និងការអនុវត្តផ្នែករឹង។
ការក្លែងធ្វើចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ IP ជាមួយ ModelSim
នីតិវិធីនេះបង្ហាញពីរបៀបក្លែងធ្វើការរចនា EMIF exampលេ
- បើកដំណើរការកម្មវិធី Mentor Graphics* ModelSim ហើយជ្រើសរើស File ➤ ផ្លាស់ប្តូរបញ្ជីឈ្មោះ។ រុករកទៅថតឯកសារ sim/ed_sim/mentor នៅក្នុងការរចនាដែលបានបង្កើត exampថតឯកសារ។
- ផ្ទៀងផ្ទាត់ថាបង្អួចប្រតិចារឹកត្រូវបានបង្ហាញនៅផ្នែកខាងក្រោមនៃអេក្រង់។ ប្រសិនបើបង្អួចប្រតិចារឹកមិនអាចមើលឃើញ សូមបង្ហាញវាដោយចុច View ➤ ប្រតិចារិក។
- នៅក្នុងបង្អួចប្រតិចារឹក ដំណើរការប្រភព msim_setup.tcl ។
- បន្ទាប់ពីប្រភព msim_setup.tcl បញ្ចប់ដំណើរការ ដំណើរការ ld_debug នៅក្នុងបង្អួចប្រតិចារឹក។
- បន្ទាប់ពី ld_debug បញ្ចប់ដំណើរការ សូមផ្ទៀងផ្ទាត់ថាបង្អួចវត្ថុត្រូវបានបង្ហាញ។ ប្រសិនបើបង្អួចវត្ថុមិនអាចមើលឃើញ បង្ហាញវាដោយចុច View ➤ វត្ថុ។
- នៅក្នុងបង្អួចវត្ថុ ជ្រើសរើសសញ្ញាដែលអ្នកចង់ក្លែងធ្វើដោយចុចកណ្ដុរស្ដាំហើយជ្រើសរើសបន្ថែមរលក។
- បន្ទាប់ពីអ្នកបញ្ចប់ការជ្រើសរើសសញ្ញាសម្រាប់ការក្លែងធ្វើ សូមប្រតិបត្តិការរត់ទាំងអស់ក្នុងបង្អួច VTranscript ។ ការក្លែងធ្វើដំណើរការរហូតដល់វាត្រូវបានបញ្ចប់។
- ប្រសិនបើការក្លែងធ្វើមិនអាចមើលឃើញ សូមចុច View ➤ រលក។
ព័ត៌មានពាក់ព័ន្ធ
Intel Stratix 10 EMIF IP - ក្លែងធ្វើ Memory IP
ការដាក់ម្ជុលសម្រាប់ Intel Stratix 10 EMIF IP
ប្រធានបទនេះផ្តល់នូវការណែនាំសម្រាប់ការដាក់ម្ជុល។
ជាងview
Intel Stratix 10 FPGAs មានរចនាសម្ព័ន្ធដូចខាងក្រោមៈ
- ឧបករណ៍នីមួយៗមានចន្លោះពី 2 ទៅ 3 ជួរ I/O ។
- ជួរ I/O នីមួយៗមានរហូតដល់ 12 ធនាគារ I/O ។
- ធនាគារ I/O នីមួយៗមាន 4 ផ្លូវ។
- ផ្លូវនីមួយៗមានម្ជុល I/O (GPIO) គោលបំណងទូទៅចំនួន 12 ។
គោលការណ៍ណែនាំទូទៅ Pin
ចំណុចខាងក្រោមផ្តល់នូវការណែនាំទូទៅអំពីម្ជុល៖
- ត្រូវប្រាកដថាម្ជុលសម្រាប់ចំណុចប្រទាក់អង្គចងចាំខាងក្រៅដែលបានផ្ដល់ឱ្យស្ថិតនៅក្នុងជួរ I/O តែមួយ។
- ចំណុចប្រទាក់ដែលលាតសន្ធឹងលើធនាគារជាច្រើនត្រូវតែបំពេញតាមតម្រូវការដូចខាងក្រោមៈ
- ធនាគារត្រូវតែនៅជាប់គ្នា។ សម្រាប់ព័ត៌មានអំពីធនាគារដែលនៅជាប់គ្នា សូមមើលការណែនាំអ្នកប្រើប្រាស់ IP របស់ Intel Stratix 10 External Memory Interfaces ។
- អាសយដ្ឋាន និងធនាគារបញ្ជាត្រូវតែរស់នៅក្នុងធនាគារកណ្តាល ដើម្បីកាត់បន្ថយភាពយឺតយ៉ាវ។ ប្រសិនបើចំណុចប្រទាក់អង្គចងចាំប្រើចំនួនគូនៃធនាគារ អាសយដ្ឋាន និងធនាគារបញ្ជាអាចស្ថិតនៅក្នុងធនាគារកណ្តាលទាំងពីរ។
- ម្ជុលដែលមិនប្រើអាចប្រើជាម្ជុល I/O គោលបំណងទូទៅ។
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលដែលពាក់ព័ន្ធទាំងអស់ត្រូវតែស្ថិតនៅក្នុងធនាគារតែមួយ។
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលទិន្នន័យអាចចែករំលែកធនាគារមួយនៅក្រោមលក្ខខណ្ឌដូចខាងក្រោម៖
- អាសយដ្ឋាន និងពាក្យបញ្ជា និងម្ជុលទិន្នន័យមិនអាចចែករំលែកផ្លូវ I/O បានទេ។
- មានតែផ្លូវ I/O ដែលមិនបានប្រើនៅក្នុងអាសយដ្ឋាន និងធនាគារបញ្ជាប៉ុណ្ណោះដែលអាចប្រើបានសម្រាប់ម្ជុលទិន្នន័យ។
តារាងទី 4. ឧបសគ្គទូទៅ
| ប្រភេទសញ្ញា | ឧបសគ្គ |
| ទិន្នន័យ Strobe | សញ្ញាទាំងអស់ដែលជាកម្មសិទ្ធិរបស់ក្រុម DQ ត្រូវតែស្ថិតនៅក្នុងផ្លូវ I/O តែមួយ។ |
| ទិន្នន័យ | ម្ជុល DQ ដែលពាក់ព័ន្ធត្រូវតែស្ថិតនៅក្នុងផ្លូវ I/O ដូចគ្នា។ សម្រាប់ពិធីការដែលមិនគាំទ្របន្ទាត់ទិន្នន័យទ្វេទិស សញ្ញាអានគួរតែត្រូវបានដាក់ជាក្រុមដាច់ដោយឡែកពីសញ្ញាសរសេរ។ |
| អាសយដ្ឋាន និងពាក្យបញ្ជា | អាសយដ្ឋាន និងម្ជុលពាក្យបញ្ជាត្រូវតែស្ថិតនៅក្នុងទីតាំងដែលបានកំណត់ជាមុននៅក្នុងធនាគារ I/O ។ |
ធនាគារនៅជាប់គ្នា។
ដើម្បីឱ្យធនាគារត្រូវបានចាត់ទុកថានៅជាប់គ្នា ពួកគេត្រូវតែរស់នៅក្នុងជួរ I/O ដូចគ្នា ដើម្បីកំណត់ថាតើធនាគារនៅជិតគ្នាឬអត់ សូមមើលធនាគារ Modular I/O ទីតាំង និងលេខ Pin នៅក្នុងផ្នែកឧបករណ៍ Stratix 10 ដែលមានទីតាំងនៅ Stratix 10 គោលបំណងទូទៅ I / អូ
ការណែនាំអ្នកប្រើប្រាស់។
នៅពេលយោងទៅតារាងក្នុងសៀវភៅណែនាំអ្នកប្រើប្រាស់ I/O គោលបំណងទូទៅរបស់ Stratix 10 វាមានសុវត្ថិភាពក្នុងការសន្មត់ថាធនាគារទាំងអស់ដែលបានបង្ហាញគឺនៅជាប់គ្នា លុះត្រាតែមាននិមិត្តសញ្ញា '–' ។ និមិត្តសញ្ញា '–' បង្ហាញថាធនាគារមិនត្រូវបានភ្ជាប់សម្រាប់កញ្ចប់។
ពិនកិច្ចការ
ដើម្បីកំណត់ទីតាំងសម្រាប់ម្ជុល EMIF I/O ទាំងអស់ អ្នកគួរតែយោងតារាងម្ជុលសម្រាប់ឧបករណ៍របស់អ្នក។ នៅពេលយោងទៅតារាងលេខសម្ងាត់ លេខធនាគារ សន្ទស្សន៍ធនាគារ I/O និងឈ្មោះម្ជុលត្រូវបានផ្តល់ជូន។ អ្នកអាចស្វែងរកសន្ទស្សន៍ pin សម្រាប់អាសយដ្ឋាន និងពាក្យបញ្ជា pins នៅក្នុងតារាងគ្រោងការណ៍ Stratix 10 ដែលមានទីតាំងនៅ Intel FPGA webគេហទំព័រ។ អ្នកអាចអនុវត្តការចាត់តាំង pin តាមវិធីផ្សេងៗគ្នា។ វិធីសាស្រ្តដែលបានណែនាំគឺត្រូវរារាំងសញ្ញាចំណុចប្រទាក់មួយចំនួនដោយដៃ ហើយអនុញ្ញាតឱ្យ Intel Quartus Prime Fitter ដោះស្រាយអ្វីដែលនៅសល់។ វិធីសាស្រ្តនេះរួមមានការប្រឹក្សាលើតារាង pin ដើម្បីស្វែងរកមុខតំណែងស្របច្បាប់សម្រាប់ចំណុចប្រទាក់មួយចំនួន និងកំណត់ពួកវាតាមរយៈ .qsf file ដែលត្រូវបានបង្កើតជាមួយនឹងការរចនា EMIF exampលេ សម្រាប់វិធីសាស្រ្តនៃការដាក់ I/O នេះ អ្នកត្រូវតែដាក់កម្រិតសញ្ញាដូចខាងក្រោមៈ
- CK0
- ម្ជុល DQS មួយក្នុងមួយក្រុម
- នាឡិកាយោង PLL
- RZQ
ដោយផ្អែកលើឧបសគ្គខាងលើ Intel Quartus Prime Fitter បង្វិលម្ជុលក្នុងផ្លូវនីមួយៗតាមការចាំបាច់។ រូបខាងក្រោមបង្ហាញពីអតីតample នៃការកំណត់ pin សម្រាប់ចំណុចប្រទាក់ DDR3 x72 ជាមួយនឹងជម្រើសដូចខាងក្រោម៖
- អាសយដ្ឋាន និងលេខបញ្ជាត្រូវបានដាក់ក្នុងធនាគារ 2M និងត្រូវការផ្លូវ 3 ។
- CK0 ត្រូវបានកំណត់ក្នុងការដាក់លេខ 8 ក្នុងធនាគារ 2M ។
- ម្ជុលនាឡិកាយោង PLL ត្រូវបានរឹតបន្តឹងទៅនឹងម្ជុល 24 និង 25 នៅក្នុងធនាគារ 2M ។
- RZQ ត្រូវបានបង្ខំឱ្យដាក់លេខ 26 នៅក្នុងធនាគារ 2M ។
- ទិន្នន័យត្រូវបានដាក់ក្នុងធនាគារ 2N, 2M, និង 2L ហើយត្រូវការ 9 ផ្លូវ។
- ក្រុម DQS 1-4 ត្រូវបានដាក់នៅក្នុងធនាគារ 2N ។
- DQS ក្រុម 0 ត្រូវបានដាក់នៅក្នុងធនាគារ 2M ។
- ក្រុម DQS 5-8 ត្រូវបានដាក់ក្នុងធនាគារ 2L ។
រូបភាពទី 5. Pin Assignments Exampចំណុចប្រទាក់ DDR3 x73
នៅក្នុងនេះ អតីតample ដើម្បីដាក់កម្រិត CK0 ឱ្យ pin 8 នៅក្នុង bank 2M អ្នកនឹងបន្ថែមបន្ទាត់ខាងក្រោមទៅ .qsf fileដោយផ្អែកលើតារាងម្ជុលសមរម្យ៖
ទម្រង់នៃការកំណត់ម្ជុលខាងលើអាចត្រូវបានអនុវត្តចំពោះម្ជុលទាំងអស់៖
ព័ត៌មានពាក់ព័ន្ធ
- ធនាគារ I/O ម៉ូឌុលនៅក្នុងឧបករណ៍ Intel Stratix 10
- Intel Stratix 10 EMIF IP DDR3
- Intel Stratix 10 EMIF IP សម្រាប់ DDR4
- Intel Stratix 10 EMIF IP សម្រាប់ QDRII/II+/Xtreme
- Intel Stratix 10 EMIF IP សម្រាប់ QDR-IV
- Intel Stratix 10 EMIF IP សម្រាប់ RLDRAM 3
ការចងក្រង និងសរសេរកម្មវិធី Intel Stratix 10 EMIF Design Example
បន្ទាប់ពីអ្នកបានធ្វើកិច្ចការម្ជុលចាំបាច់នៅក្នុង .qsf fileអ្នកអាចចងក្រងការរចនា example នៅក្នុងកម្មវិធី Intel Quartus Prime ។
- រុករកទៅថត Intel Quartus Prime ដែលមានការរចនា exampសៀវភៅបញ្ជី។
- បើកគម្រោង Intel Quartus Prime file, (.qpf).
- ដើម្បីចាប់ផ្តើមការចងក្រង សូមចុចដំណើរការ ➤ ចាប់ផ្តើមការចងក្រង។ ការបញ្ចប់ដោយជោគជ័យនៃការចងក្រងបង្កើត .sof fileដែលអាចឱ្យការរចនាដំណើរការលើផ្នែករឹង។
- ដើម្បីសរសេរកម្មវិធីឧបករណ៍របស់អ្នកជាមួយនឹងការរចនាដែលបានចងក្រង សូមបើកកម្មវិធីសរសេរកម្មវិធីដោយចុចលើ Tools ➤ Programmer ។
- នៅក្នុងអ្នកសរសេរកម្មវិធី សូមចុច Auto Detect ដើម្បីស្វែងរកឧបករណ៍ដែលគាំទ្រ។
- ជ្រើសរើសឧបករណ៍ Intel Stratix 10 ហើយបន្ទាប់មកជ្រើសរើសការផ្លាស់ប្តូរ File.
- រុករកទៅ ed_synth.sof ដែលបានបង្កើត file ហើយជ្រើសរើសបើក។
- ចុច Start ដើម្បីចាប់ផ្តើមសរសេរកម្មវិធីឧបករណ៍ Intel Stratix 10 ។ នៅពេលដែលឧបករណ៍ត្រូវបានសរសេរកម្មវិធីដោយជោគជ័យ របារវឌ្ឍនភាពនៅផ្នែកខាងលើខាងស្តាំនៃបង្អួចគួរតែបង្ហាញ 100% (ជោគជ័យ)។
ការបំបាត់កំហុស Intel Stratix 10 EMIF Design Example
កញ្ចប់ឧបករណ៍បំបាត់កំហុស EMIF អាចរកបានដើម្បីជួយក្នុងការបំបាត់កំហុសការរចនាចំណុចប្រទាក់អង្គចងចាំខាងក្រៅ។ កញ្ចប់ឧបករណ៍អនុញ្ញាតឱ្យអ្នកបង្ហាញរឹមអាន និងសរសេរ និងបង្កើតដ្យាក្រាមភ្នែក។ បន្ទាប់ពីអ្នកបានរៀបចំកម្មវិធី Intel Stratix 10 developkit រួច អ្នកអាចផ្ទៀងផ្ទាត់ប្រតិបត្តិការរបស់វាដោយប្រើ EMIF Debug Toolkit ។
- ដើម្បីបើកដំណើរការ EMIF Debug Toolkit សូមចូលទៅកាន់ Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit។
- ចុចចាប់ផ្តើមការតភ្ជាប់។
- ចុចតំណគម្រោងទៅឧបករណ៍។ បង្អួចលេចឡើង; ផ្ទៀងផ្ទាត់ថាឧបករណ៍ត្រឹមត្រូវត្រូវបានជ្រើសរើស ហើយថា .sof ត្រឹមត្រូវ។ file ត្រូវបានជ្រើសរើស។
- ចុចបង្កើតការតភ្ជាប់ចំណុចប្រទាក់អង្គចងចាំ។ ទទួលយកការកំណត់លំនាំដើមដោយចុចយល់ព្រម។
ឧបករណ៍អភិវឌ្ឍន៍ Intel Stratix 10 ឥឡូវនេះត្រូវបានបង្កើតឡើងដើម្បីដំណើរការជាមួយ EMIF Debug Toolkit ហើយអ្នកអាចបង្កើតរបាយការណ៍ណាមួយខាងក្រោមដោយចុចពីរដងលើជម្រើសដែលត្រូវគ្នា៖
- ដំណើរការការក្រិតតាមខ្នាតឡើងវិញ។ ផលិតរបាយការណ៍ក្រិតតាមខ្នាតដែលសង្ខេបស្ថានភាពក្រិតតាមខ្នាតក្នុងមួយក្រុម DQ/DQS រួមជាមួយនឹងរឹមសម្រាប់ម្ជុល DQ/DQS នីមួយៗ។
- រឹមអ្នកបើកបរ។ ផលិតរបាយការណ៍សង្ខេបរឹមអាន និងសរសេរក្នុងមួយម្ជុល I/O ។ នេះខុសពីការក្រិតតាមខ្នាត ពីព្រោះរឹមកម្មវិធីបញ្ជាត្រូវបានចាប់យកអំឡុងពេលចរាចរណ៍របៀបអ្នកប្រើប្រាស់ ជាជាងអំឡុងពេលការក្រិត
- បង្កើតដ្យាក្រាមភ្នែក។ បង្កើតការអាន និងសរសេរដ្យាក្រាមភ្នែកសម្រាប់ម្ជុល DQ នីមួយៗដោយផ្អែកលើគំរូទិន្នន័យក្រិត។
- ក្រិតតាមខ្នាតការបញ្ចប់។ វាយតំលៃការបញ្ចប់ផ្សេងៗគ្នា ហើយរាយការណ៍ពីរឹមដែលតម្លៃបញ្ចប់នីមួយៗផ្តល់។ ប្រើមុខងារនេះដើម្បីជួយជ្រើសរើសការបញ្ចប់ដ៏ល្អប្រសើរសម្រាប់ចំណុចប្រទាក់អង្គចងចាំ។
ព័ត៌មានពាក់ព័ន្ធ
ការបំបាត់កំហុស Intel Stratix 10 EMIF IP
រចនា Example ការពិពណ៌នាសម្រាប់ External Memory Interfaces Intel Stratix 10 FPGA IP
នៅពេលអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ និងបង្កើត EMIF IP របស់អ្នក អ្នកអាចបញ្ជាក់ថាប្រព័ន្ធបង្កើតថតសម្រាប់ការក្លែងធ្វើ និងសំយោគ file កំណត់ និងបង្កើត file កំណត់ដោយស្វ័យប្រវត្តិ។ ប្រសិនបើអ្នកជ្រើសរើស Simulation ឬ Synthesis នៅក្រោម Example រចនា Files នៅលើ Example Designs tab ប្រព័ន្ធបង្កើតការក្លែងធ្វើពេញលេញ file សំណុំឬការសំយោគពេញលេញ file កំណត់ដោយអនុលោមតាមជម្រើសរបស់អ្នក។
សំយោគ Example រចនា
ការសំយោគ example design មានប្លុកធំៗដែលបង្ហាញក្នុងរូបខាងក្រោម។
- ម៉ាស៊ីនភ្លើងចរាចរ ដែលជាអតីត Avalon®-MM ដែលអាចសំយោគបាន។ample driver ដែលអនុវត្តលំនាំ pseudo-random នៃការអាន និងសរសេរទៅកាន់ចំនួន parameterized address។ ម៉ាស៊ីនបង្កើតចរាចរណ៍ក៏ត្រួតពិនិត្យទិន្នន័យដែលបានអានពីអង្គចងចាំ ដើម្បីធានាថាវាត្រូវគ្នានឹងទិន្នន័យដែលបានសរសេរ និងអះអាងពីការបរាជ័យបើមិនដូច្នេះទេ។
- ឧទាហរណ៍នៃចំណុចប្រទាក់អង្គចងចាំ ដែលរួមមានៈ
- ឧបករណ៍បញ្ជាអង្គចងចាំដែលសម្របសម្រួលរវាងចំណុចប្រទាក់ Avalon-MM និងចំណុចប្រទាក់ AFI ។
- PHY ដែលដើរតួជាចំណុចប្រទាក់រវាងឧបករណ៍បញ្ជាអង្គចងចាំ និងឧបករណ៍អង្គចងចាំខាងក្រៅ ដើម្បីអនុវត្តប្រតិបត្តិការអាន និងសរសេរ។
រូបភាពទី 6. ការសំយោគ Example រចនា
ប្រសិនបើអ្នកកំពុងប្រើមុខងារ Ping Pong PHY ការសំយោគ exampការរចនា le រួមបញ្ចូលម៉ាស៊ីនភ្លើងចរាចរពីរដែលចេញពាក្យបញ្ជាទៅឧបករណ៍អង្គចងចាំឯករាជ្យពីរតាមរយៈឧបករណ៍បញ្ជាឯករាជ្យពីរ និង PHY ទូទៅដូចបានបង្ហាញក្នុងរូបខាងក្រោម។
រូបភាពទី 7. ការសំយោគ Example Design for Ping Pong PHY
ប្រសិនបើអ្នកកំពុងប្រើ RLDRAM 3 ដែលជាម៉ាស៊ីនបង្កើតចរាចរនៅក្នុងការសំយោគ ឧample design ទាក់ទងដោយផ្ទាល់ជាមួយ PHY ដោយប្រើ AFI ដូចបង្ហាញក្នុងរូបខាងក្រោម។
រូបភាពទី 8. ការសំយោគ Example រចនាសម្រាប់ចំណុចប្រទាក់ RLDRAM 3
ចំណាំ៖ ប្រសិនបើមួយ ឬច្រើននៃ PLL Sharing Mode, DLL Sharing Mode, ឬ OCT Sharing Mode parameters ត្រូវបានកំណត់ទៅតម្លៃណាមួយក្រៅពី No Sharing នោះការសំយោគ exampការរចនា le នឹងមានធាតុបង្កើតចរាចរ / អង្គចងចាំចំណុចប្រទាក់ពីរ។ ឧបករណ៍បង្កើតចរាចរ/ចំណុចប្រទាក់អង្គចងចាំទាំងពីរត្រូវបានទាក់ទងគ្នាដោយការតភ្ជាប់ PLL/DLL/OCT ដែលបានចែករំលែក ដូចដែលបានកំណត់ដោយការកំណត់ប៉ារ៉ាម៉ែត្រ។ ឧបករណ៍បង្កើតចរាចរណ៍/ចំណុចប្រទាក់អង្គចងចាំបង្ហាញពីរបៀបដែលអ្នកអាចបង្កើតការតភ្ជាប់បែបនេះនៅក្នុងការរចនាផ្ទាល់ខ្លួនរបស់អ្នក។
ចំណាំ៖ លំហូរសំយោគភាគីទីបី ដូចដែលបានពិពណ៌នានៅក្នុង ការណែនាំអ្នកប្រើប្រាស់ Intel Quartus Prime Standard Edition៖ ការសំយោគភាគីទីបីមិនមែនជាលំហូរដែលគាំទ្រសម្រាប់ EMIF IP ទេ។
ព័ត៌មានពាក់ព័ន្ធ
ការបង្កើត EMIF Design Exampឡេលើ
ការក្លែងធ្វើ ឧample រចនា
ការក្លែងធ្វើ ឧample design មានប្លុកសំខាន់ៗដែលបង្ហាញក្នុងរូបខាងក្រោម។
- ឧទាហរណ៍នៃការសំយោគ ឧampការរចនាឡេ។ ដូចដែលបានពិពណ៌នានៅក្នុងផ្នែកមុន ការសំយោគ exampការរចនា le មានម៉ាស៊ីនភ្លើងចរាចរ និងឧទាហរណ៍នៃចំណុចប្រទាក់អង្គចងចាំ។ ប្លុកទាំងនេះកំណត់លំនាំដើមទៅជាគំរូក្លែងធ្វើអរូបី ដែលសមរម្យសម្រាប់ការក្លែងធ្វើរហ័ស។
- គំរូអង្គចងចាំដែលដើរតួនាទីជាគំរូទូទៅដែលប្រកាន់ខ្ជាប់នូវលក្ខណៈជាក់លាក់នៃពិធីការអង្គចងចាំ។ ជាញឹកញាប់ អ្នកលក់អង្គចងចាំផ្តល់នូវគំរូក្លែងធ្វើសម្រាប់សមាសធាតុអង្គចងចាំជាក់លាក់របស់ពួកគេ ដែលអ្នកអាចទាញយកពីពួកគេ។ webគេហទំព័រ។
- កម្មវិធីពិនិត្យស្ថានភាព ដែលត្រួតពិនិត្យសញ្ញាស្ថានភាពពី IP ចំណុចប្រទាក់មេម៉ូរីខាងក្រៅ និងម៉ាស៊ីនបង្កើតចរាចរ ដើម្បីផ្តល់សញ្ញាអំពីលក្ខខណ្ឌទូទៅ ឬបរាជ័យ។
រូបភាពទី 9. ការក្លែងធ្វើ Example រចនា
ប្រសិនបើអ្នកកំពុងប្រើមុខងារ Ping Pong PHY ការក្លែងធ្វើឧampការរចនា le រួមបញ្ចូលម៉ាស៊ីនភ្លើងចរាចរពីរដែលចេញពាក្យបញ្ជាទៅឧបករណ៍អង្គចងចាំឯករាជ្យពីរតាមរយៈឧបករណ៍បញ្ជាឯករាជ្យពីរ និង PHY ទូទៅដូចបានបង្ហាញក្នុងរូបខាងក្រោម។
រូបភាពទី 10. ការក្លែងធ្វើ Example Design for Ping Pong PHY
ប្រសិនបើអ្នកកំពុងប្រើ RLDRAM 3 ដែលជាម៉ាស៊ីនបង្កើតចរាចរណ៍នៅក្នុងការក្លែងធ្វើ ឧample design ទាក់ទងដោយផ្ទាល់ជាមួយ PHY ដោយប្រើ AFI ដូចបង្ហាញក្នុងរូបខាងក្រោម។
រូបភាពទី 11. ការក្លែងធ្វើ Example រចនាសម្រាប់ចំណុចប្រទាក់ RLDRAM 3
ព័ត៌មានពាក់ព័ន្ធ
ការបង្កើត EMIF Design Example for Simulation on
Example Designs Interface Tab
កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររួមបញ្ចូល Example Designs tab ដែលអនុញ្ញាតឱ្យអ្នកកំណត់ប៉ារ៉ាម៉ែត្រ និងបង្កើតអតីតរបស់អ្នក។ampឡេ designs.l
អាចប្រើបាន Exampផ្នែករចនា
ការទាញចុះនៃការរចនាជ្រើសរើសអនុញ្ញាតឱ្យអ្នកជ្រើសរើសអតីតដែលចង់បានampការរចនាឡេ។ បច្ចុប្បន្ន EMIF Example Design គឺជាជម្រើសដែលមានតែមួយគត់ ហើយត្រូវបានជ្រើសរើសតាមលំនាំដើម។
ប្រវត្តិកែប្រែឯកសារសម្រាប់ចំណុចប្រទាក់សតិខាងក្រៅ Intel Stratix 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
| កំណែឯកសារ | កំណែ Intel Quartus Prime | ការផ្លាស់ប្តូរ |
| 2021.03.29 | 21.1 | • ក្នុង Example Design ចាប់ផ្តើមរហ័ស ជំពូក បានដកចេញនូវសេចក្តីយោងទៅកាន់ NCSim* simulator។ |
| 2018.09.24 | 18.1 | • តួលេខដែលបានធ្វើបច្ចុប្បន្នភាពនៅក្នុង ការបង្កើត EMIF Design Example និង ការបង្កើត EMIF Design Example សម្រាប់ការក្លែងធ្វើ ប្រធានបទ។ |
| 2018.05.07 | 18.0 | • បានផ្លាស់ប្តូរចំណងជើងឯកសារពី Intel Stratix 10 External Memory Interfaces IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់ ទៅ External Memory Interfaces Intel Stratix 10 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់.
• កែចំណុចគ្រាប់ចូល ជាងview ផ្នែកនៃ ការដាក់ម្ជុលសម្រាប់ Intel Stratix 10 EMIF IP ប្រធានបទ។ |
| កាលបរិច្ឆេទ | កំណែ | ការផ្លាស់ប្តូរ |
| ខែវិច្ឆិកា ឆ្នាំ 2017 | 2017.11.06 | ការចេញផ្សាយដំបូង។ |
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ឯកសារ/ធនធាន
 |
intel External Memory Interfaces Intel Stratix 10 FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ External Memory Interfaces Intel Stratix 10 FPGA IP Design Example, External, Memory Interfaces Intel Stratix 10 FPGA IP Design Example, Intel Stratix 10 FPGA IP Design Example, 10 FPGA IP Design Example |
